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Détecteur d'enveloppe à faible courant et 100 MHz de bande passante et caractérisation de son fonctionnement avec un amplificateur RF de puissance en technologie CMOS 0.18 um à 1.88 GHz

Berthiaume, David (2015). Détecteur d'enveloppe à faible courant et 100 MHz de bande passante et caractérisation de son fonctionnement avec un amplificateur RF de puissance en technologie CMOS 0.18 um à 1.88 GHz. Mémoire de maîtrise électronique, Montréal, École de technologie supérieure.

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Résumé

Ce mémoire présente un détecteur d’enveloppe à faible courant et à large bande passante prévu pour être intégré dans l’architecture de l’amplificateur de puissance en circuits intégrés CMOS d’un appareil mobile. Cette architecture cible des fonctions de contrôle à faible puissance pour l’amélioration de l’efficacité de l’amplificateur de puissance tout en répondant à des besoins de technologies de communication telles que la fréquence d’opération du LTE et la bande passante du LTE-A. Le détecteur d’enveloppe démontre une grande intégrabilité par sa faible surface de semi-conducteur (6000 μm2) et par l’utilisation d’une fonction novatrice de calibration intégrée pour l’ajustement de sa plage dynamique de tension de sortie qui facilite l’interfaçage entre le détecteur et les circuits de contrôles. Des mesures expérimentales sur un détecteur d’enveloppe conçu en CMOS 0,18 μm ont démontré une consommation statique de 2,3 mW avec une alimentation de 1.8 V et une bande passante de 110 MHz. Afin de valider la fonctionnalité du détecteur, un système RF où le détecteur est couplé à l’entrée d’un amplificateur en CMOS 0.18 μm a été implémenté. Ce système RF démontre que l’effet du détecteur sur les performances d’un étage de sortie d’un amplificateur de puissance est minimisé par sa grande impédance d’entrée.

Le deuxième volet de ce mémoire est la caractérisation des performances d’une matrice d’amplification RF sur puce en CMOS 0,18 μm en termes de niveaux de polarisation, de gain, de puissance délivrée et d’efficacité. L’objectif est de fournir à la communauté scientifique des informations pertinentes facilitant la conception de module d’amplificateur de puissance RF plus complexe. La matrice d’amplification, qui est intégrée sur la même puce que le détecteur, est opérée en classe AB à une fréquence de 1,88 GHz et alimentée à 3,3 V. Des mesures expérimentales ont démontré un gain de 13,7 dB en faible puissance, un point de compression de 1dB (P1dB) à une puissance de sortie de 19 dBm et une efficacité énergétique (PAE) de 17,4 % à P1dB.

Titre traduit

Low current, 100 MHz bandwidth envelope detector and characterision of its performances within a 0.18 um CMOS RFID power amplifier implementation at 1.88 GHz

Résumé traduit

This thesis presents a low current, large bandwidth envelope detector that facilitates integration into the architecture of CMOS radiofrequency integrated circuit power amplifier (RFIC PA), and meeting the requirements for application in modern communication technologies specifications, such as LTE carrier frequency and LTE-A bandwidth. The envelope detector is intended for PA efficiency improvement-related control functions. The small die area of the envelope detector allows its easy integration into a CMOS PA IC, and the use of a novel embedded calibration function for output voltage swing adjustment ensures convenient interfacing with the required control circuitry. Measurements from a fabricated 0.18 μm CMOS integrated circuit, which includes a 6000 μm2 die area for the envelope detector, demonstrates performance of a 110 MHz bandwidth with a DC power consumption of 2.3 mW using a 1.8 V supply voltage. The envelope detector is designed to present a high input impedance, therefore ensuring that the detector implementation in the architecture causes a low performance degradation of the PA line up. This is demonstrated with the implementation of an RF system that includes a PA output stage, with the designed detector coupled to the PA input.

The second aspect of this thesis is the characterization of an RFIC CMOS 0.18 μm amplifier transistor array in terms of biasing level, gain, delivered output power and efficiency. The characterization highlights relevant informations which are intended to assist the scientific community when designing a full RFIC CMOS PA line-up. The RFIC CMOS amplifier transistor array is operated in the class AB region, at 1.88 GHz using a 3.3 V supply voltage. Experimental measurements show a gain of 13.7 dB at low power, an output referred 1dB compression point (P1dB) of 19 dBm and an efficiency (PAE) of 17.4 % at P1dB.

Type de document: Mémoire ou thèse (Mémoire de maîtrise électronique)
Renseignements supplémentaires: "Mémoire présenté à l'École de technologie supérieure comme exigence partielle à l'obtention de la maîtrise en génie électrique". Bibliographie : pages 159-164.
Mots-clés libres: Amplificateurs de puissance. Circuits intégrés CMOS analogiques. Radiofréquences. détecteur, enveloppe, puissance, polarisation de grille, efficacité
Directeur de mémoire/thèse:
Directeur de thèse
Constantin, Nicolas
Programme: Maîtrise en ingénierie > Génie électrique
Date de dépôt: 18 août 2015 13:09
Dernière modification: 18 août 2015 13:09
URI: http://espace.etsmtl.ca/id/eprint/1495

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