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Multi-rate real-time simulation of modular multilevel converter using CPU and FPGA

Grégoire, Luc-André (2016). Multi-rate real-time simulation of modular multilevel converter using CPU and FPGA. Thèse de doctorat électronique, Montréal, École de technologie supérieure.

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Résumé

This thesis presents the real-time simulation of a modular multilevel converter (MMC) using Field Programmable Gates Array (FPGA). Undertaking such a project raises challenges due to the very high number of components in MMC. The choice of the hardware used is justified by this particular problematic. Using FPGA, a very large number of inputs and outputs can be easily managed. By simulating the converter on FPGA reduces latency and the delays between the IOs and the MMC. It also allows using very small time-step ensuring accuracy for pulses detection. Only the converter is simulated on FPGA and the remaining component of the simulation, such as the AC system and its distribution network are simulated on CPU. Doing so gives the user access to large library of component from commercial software. Using two distinct platforms, CPU and FPGA, then requires the model not only to be decoupled, but also to use different sampling time.

This thesis debuts by a presentation of the problematic. Then, the required sampling time for accurate simulation of MMC is demonstrated. In order to achieve such a small time-step, a decoupling method and its validation is proposed. The method is then generalized and applied to multi-rate simulation. Using those methods, a details implementation of the converter, using OPAL-RT technologies real-time simulator, is given. Finally, numerical and experimental validation of this model are presented.

Titre traduit

Simulation en temps-réel d'un convertisseur multiniveaux de type multicellulaire utilisant une simulation multi-taux

Résumé traduit

Cette thèse présente la simulation temps-réel des convertisseur modulaire multiniveaux (MMC) utilisant un réseau de portes programmables in situ (Field Programmable Gates Array ou FPGA). La réalisation d’un tel projet représente de nombreux défis en raison du nombre élevé de composants d’électronique de puissance du convertisseur. Le choix de la plateforme de simulation est justifié par cette problématique particulière. En utilisant un FPGA, un très grand nombre d’entrées et de sorties peuvent être facilement utilisées. En simulant le convertisseur sur FPGA, la latence entre les entrées/sorties et le modèle simulé est réduite. De plus, les FPGA permettent de grandement réduire le pas de simulation, ce qui assure un haut niveau de précision sur la détection des signaux de gâchette du convertisseur. Le FPGA est seulement utilisé pour la simulation du convertisseur, alors que le reste du modèle, comme le réseau CA et CC, est simulé sur microprocesseur (CPU). Ceci permet l’utilisation de logiciel spécialisé avec de grandes librairies de composants. En utilisant deux plateformes de simulation, CPU et FPGA, ce qui requière un modèle découplé électriquement, mais aussi simulé en utilisant différents pas de calcul.

Cette thèse débute par la présentation de la problématique. Le pas de calcul minimum pour la simulation est ensuite démontré. Afin d’atteindre un pas de calcul aussi faible, une méthode de découplage et sa validation sont proposées. Cette méthode est ensuite généralisée pour être appliquée à la simulation multi-taux. En utilisant ces outils développés, une implémentation détaillée du convertisseur est proposée en utilisant les simulateurs temps-réel d’OPAL-RT technologies. Finalement, la validation du modèle est présentée.

Type de document: Mémoire ou thèse (Thèse de doctorat électronique)
Renseignements supplémentaires: "Manuscript-based thesis presented to École de technologie supérieure in partial fulfillment of the requirements for the degree of doctor of philosophy". Bibliographie : pages 124-133.
Mots-clés libres: Convertisseurs électriques Simulation par ordinateur. Réseaux logiques programmables par l'utilisateur. central, convertisseur, modulaire, traitement, unité, simulation temps-réel, discrétisation multi-taux, multi-niveau, FPGA, stabilité numérique
Directeur de mémoire/thèse:
Directeur de mémoire/thèse
Al-Haddad, Kamal
Co-directeurs de mémoire/thèse:
Co-directeurs de mémoire/thèse
Fortin Blanchette, Handy
Programme: Doctorat en génie > Génie
Date de dépôt: 13 juin 2016 13:12
Dernière modification: 10 déc. 2016 17:18
URI: http://espace.etsmtl.ca/id/eprint/1674

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