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Stratégies facilitant les tests en pré-certification pour la robustesse à l'égard des radiations

Souari, Anis (2016). Stratégies facilitant les tests en pré-certification pour la robustesse à l'égard des radiations. Thèse de doctorat électronique, Montréal, École de technologie supérieure.

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Résumé

Les effets des radiations cosmiques sur l'électronique embarquée préoccupent depuis quelques décennies les chercheurs intéressés par la robustesse des circuits intégrés. Plusieurs recherches ont été menées dans cette direction, principalement pour les applications spatiales où l’environnement de leur déploiement est hostile. En effet, ces environnements sont denses en termes de particules qui, lorsqu’elles interagissent avec les circuits intégrés, peuvent mener à leur dysfonctionnement, voir même à leur destruction. De plus, les effets des radiations s’accentuent pour les nouvelles générations des circuits intégrés où la diminution de la taille des transistors et l’augmentation de la complexité de ces circuits augmentent la probabilité d’apparition des anomalies et par conséquence la croissance des besoins de test.

L’expansion de l’électronique grand public (commercial off-the-shelf, COTS) et l’adoption de ces composants pour des applications critiques comme les applications avioniques et spatiales incitent également les chercheurs à doubler les efforts de vérification de la fiabilité de ces circuits. Les COTS, malgré leurs meilleures caractéristiques en comparaison avec les circuits durcis tolérants aux radiations qui sont coûteux et en retard en termes de technologie utilisée, sont vulnérables aux radiations.

Afin d’améliorer la fiabilité de ces circuits, une évaluation de leur vulnérabilité dans les différents niveaux d’abstraction du flot de conception est recommandée. Ceci aide les concepteurs à prendre les mesures de mitigation nécessaires sur le design au niveau d’abstraction en question. Enfin, afin de satisfaire les exigences de tolérance aux pannes, des tests très coûteux de certification, obtenus à l’aide de bombardement de particules (protons, neutrons, etc.), sont nécessaires.

Dans cette thèse, nous nous intéressons principalement à définir une stratégie de pré-certification permettant d’évaluer d’une façon réaliste la sensibilité des circuits intégrés face aux effets des radiations afin d’éviter d’envoyer des circuits non robustes à la phase très coûteuse de la certification. Les circuits ciblés par nos travaux sont les circuits intégrés programmables par l’usager (FPGA) à base de mémoire SRAM et le type de pannes ciblées, causées par les radiations, est les SEU (single event upset) consistant à un basculement de l’état logique d’un élément de mémoire à son complémentaire. En effet, les FPGA à base de mémoire SRAM sont de plus en plus demandés par la communauté de l’aérospatial grâce à leurs caractéristiques de prototypage rapide et de reconfiguration sur site mais ils sont vulnérables face aux radiations où les SEU sont les pannes les plus fréquentes dans les éléments de mémoire de type SRAM. Nous proposons une nouvelle approche d’injection de pannes par émulation permettant de mimer les effets des radiations sur la mémoire de configuration des FPGA et de générer des résultats les plus fidèles possibles des résultats des tests de certification. Cette approche est basée sur la considération de la différence de sensibilité des éléments de mémoire de configuration lorsqu’ils sont à l’état '1' et à l’état '0', observée sous des tests accélérés sous faisceaux de protons au renommé laboratoire TRIUMF, dans la procédure de génération des séquences de test dans le but de mimer la distribution des pannes dans la mémoire de configuration. Les résultats des expérimentations de validation montrent que la stratégie proposée est efficace et génère des résultats réalistes. Ces résultats révèlent que ne pas considérer la différence de sensibilité peut mener à une sous-estimation de la sensibilité des circuits face aux radiations.

Dans la même optique d’optimisation de la procédure d’injection des pannes par émulation, à savoir le test de pré-certification, nous proposons une méthodologie permettant de maximiser la détection des bits critiques (bits provoquant une défaillance fonctionnelle s’ils changent d’état) pour un nombre bien déterminé de SEU (qui est le modèle de pannes adopté) ou de maximiser la précision de l’estimation de nombre des bits critiques. Pour ce faire, une classification des bits de configuration en différents ensembles est tout d’abord mise en oeuvre, selon leur contenu, les ressources qu’ils configurent et leur criticité. Ensuite, une évaluation de la sensibilité de chaque ensemble est accomplie. Enfin, la priorisation d’injection des pannes dans les ensembles les plus sensibles est recommandée. Plusieurs scénarios d’optimisation d’injection des pannes sont proposés et les résultats sont comparés avec ceux donnés par la méthode conventionnelle d’injection aléatoire des pannes. La méthodologie d’optimisation proposée assure une amélioration de plus de deux ordres de grandeur.

Une dernière approche facilitant l’évaluation de la sensibilité des bits configurant les LUT (look up table) de FPGA, les plus petites entités configurables du FPGA permettant d’implémenter des fonctions combinatoires, utilisés par un design est présentée. Elle permet l’identification facile et sans coût en termes d’utilisation du matériel ou d’outils externes des bits des LUT. L’approche proposée est simple et efficace, offrant une couverture de pannes de 100 % et applicable aux nouvelles générations des FPGA de Xilinx.

Les approches proposées contribuent à répondre aux exigences du cahier des charges de cette thèse et à achever les objectifs définis. Le réalisme et la maximisation de l’estimation de la vulnérabilité des circuits sous test offerts par les nouvelles approches assurent le développement d’une stratégie de test en pré-certification efficace. En effet, la première approche d’injection de pannes considérant la différence de sensibilité relative des éléments de mémoire selon leur contenu génère des résultats donnant une erreur relative atteignant 3.1 % quand comparés aux résultats obtenus à TRIUMF alors que l’erreur relative donnée par la comparaison des résultats d’une injection conventionnelle aléatoire de pannes avec ceux de TRIUMF peut atteindre la valeur de 75 %. De plus, l’application de cette approche à des circuits plus conventionnels montre que 2.3 fois plus d’erreurs sont détectées en comparaison avec l’injection aléatoire des pannes. Ceci suggère que ne pas considérer la différence de sensibilité relative dans la procédure d’émulation peut mener à une sous-estimation de la sensibilité du design face aux radiations. Les résultats de la deuxième approche proposée ont été aussi comparés aux résultats d’une injection aléatoire de pannes. L’approche proposée, maximisant le nombre des bits critiques inversés, permet d’atteindre un facteur d’accélération de 108 de la procédure d’injection des pannes en comparaison à l’approche aléatoire. Elle permet aussi de minimiser l’erreur d’estimation du nombre des bits critiques pour atteindre une valeur de ±1.1 % calculée pour un intervalle de confiance de 95 % tandis que la valeur d’erreur d’estimation des bits critiques générée par l’approche aléatoire d’injection des pannes pour le même intervalle de confiance peut atteindre ±8.6 %. Enfin, la dernière approche proposée d’injection de pannes dans les LUT se distingue des autres approches disponibles dans la littérature par sa simplicité tout en assurant une couverture maximale de pannes de 100 %. En effet, l’approche proposée est indépendante des outils externes permettant d’identifier les bits configurant les LUT qui sont obsolètes ou ne supportent pas les nouvelles générations des FPGA. Elle agit directement sur les fichiers générés par l’outil de synthèse adopté.

Titre traduit

Strategies facilitating pre-certification tests for robustness against radiation

Résumé traduit

Over the last few decades, researchers have been interested by the robustness of integrated circuits and the effects of cosmic radiation on embedded electronics. Many researches have been elaborated in this direction, mainly for the aerospace applications where their deployment’s environments are hostile. In fact, these environments are dense in terms of particles which, when interacting with integrated circuits, can lead to their dysfunction or even to their destruction. In addition, radiation effects are amplified for the new générations of integrated circuits where the shrinking size of transistors and the circuits’ complexity increase augment the occurrence probability of anomalies and consequently increase the test need.

The expansion of commercial-off-the-shelf (COTS) electronics and the adoption of these components for critical applications such as aerospace applications is another indicator inciting to double the efforts of circuits’ robustness verification. Despite their better characteristics in comparison with their rad-hard counterparts, which are expansive and built with technologies few nodes down, COTS are vulnerable to radiations.

In order to enhance the robustness of these circuits, an evaluation of their vulnerability in different levels of abstraction in the design flow is recommended. This helps the designers to take the necessary mitigation measures for the design in the appropriate abstraction level. Finally, to satisfy the requirements of building robust circuits, costly certification tests using particle (e.g. protons, neutrons) beam have to be performed.

In this thesis, we are mainly interested in defining a pre-certification strategy allowing to realistically evaluate the sensitivity of integrated circuits towards radiation in order to avoid sending non-robust circuits to the costly phase of certification. SRAM-based FPGA are the circuits targeted by our work and SEUs (single event upsets), consisting of a switching of a logic state of a memory element to its complementary, caused by radiation are the targeted faults. In fact, SRAM-based FPGA are more and more in demand by the Aerospace community due to their characteristics of rapid prototyping and on-site reconfiguration, but they are vulnerable to radiations where SEUs are the most frequent faults in memory elements of SRAM. We propose a new fault injection approach by emulation allowing to mimic the radiation effects on the FPGA configuration memory and to generate results as faithful as possible to those of certification tests. This approach is based on considering the sensitivity difference between configuration bits set to '1' and those set to '0', observed by tests under proton beam at the renowned TRIUMF lab, in the procedure of test sequences’ generation in order to mimic the faults distribution in the configuration memory. The results of validation experiments show that the proposed strategy is efficient and generate realistic results. The same results reveal that non taking into account the sensitivity difference may lead to the underestimation of the circuit sensitivity.

In the same context of optimizing the procedure of fault injection by emulation, i.e. the precertification test, we propose a methodology maximizing the detection of critical bits (bits causing functional failure if they change state) for a given number of SEU (which is the adopted fault model) or maximizing the precision of critical bit number estimation. To do so, a classification of configuration bits in different sets according to their contents, the resources that they configure and their criticality, is first done. Then, an evaluation of the sensitivity of each set is accomplished. Finally, prioritizing fault injection in the most sensitive sets is recommended. Many scenarios of fault injection optimization are proposed and the results are compared with those given by the conventional random fault injection. The proposed optimization methodology ensures an improvement of more than two orders of magnitude.

Another approach facilitating the evaluation of the FPGA utilized LUTs (look up tables) configuration bit sensitivity is presented, where LUT are the smallest FPGA configurable entities allowing to implement combinatorial functions. It allows easily identifying the LUT configuration bits at no cost in terms of hardware or external tools utilization. The proposed approach is simple and efficient, offering a 100 % fault coverage, and applicable to new Xilinx FPGA generations.

The proposed approaches contribute to meet the requirements of the specifications of this thesis and complete the goals set. The realism and the maximization of the estimation of circuits under test vulnerability offered by the new approaches ensure the elaboration of an efficient pre-certification strategy. In fact, the first fault-injection approach considering the relative sensitivity difference of memory elements according to their content generate results giving a relative error attaining 3.1 % when compared to results obtained at TRIUMF, whereas relative error given by the comparison of the results of a conventional random fault injection with those obtained at TRIUMF can reach a value of 75 %. In addition, the application of this approach to more conventional circuits shows that 2.3 times more errors are detected in comparison with random injection. This last result suggests that not taking the relative sensitivity difference into account during emulation procedure can lead to an underestimation of a design sensitivity to radiation. The results of the second proposed approach were also compared to random fault injection results. The proposed approach, maximizing the number of flipped critical bits, allows speedup factors up to 108 of fault injection procedure in comparison with the random approach. It also allows minimizing the number of critical bits estimation error to attain a value of ±1.1 % calculated for a 95 % confidence interval, whereas the value of critical bits estimation error generated by therandom fault injection approach for the same confidence interval can reach ±8.6 %. Finally, the last proposed approach of fault injection in the LUTs can be distinguished from the other approaches in literature by its simplicity while ensuring maximum fault coverage of 100 %. In fact, the proposed approach is independent from external tools permitting to identify the bits configuring the LUTs which are usually obsolete or do not support the new générations of FPGAs. It acts directly on the files generated by the adopted synthesis tool.

Type de document: Mémoire ou thèse (Thèse de doctorat électronique)
Renseignements supplémentaires: "Thèse présentée à l'École de technologie supérieure comme exigence partielle à l'obtention du doctorat en génie". Bibliographie : pages 137-148.
Mots-clés libres: Circuits intégrés Effets du rayonnement sur. Circuits intégrés Aspect de l'environnement. Circuits intégrés Simulation par ordinateur. Réseaux logiques programmables par l'utilisateur. Émulateurs (Logiciels). Circuits intégrés Fiabilité Essais. Radiorésistance Essais. Perturbation (Mécanique quantique) Rayonnement cosmique. certification, event, injection, panne, pre, single, test, upset, FPGA à base de SRAM, SEU, effets des radiations, électronique embarquée
Directeur de mémoire/thèse:
Directeur de mémoire/thèse
Thibeault, Claude
Co-directeurs de mémoire/thèse:
Co-directeurs de mémoire/thèse
Blaquière, Yves
Velazco, Raoul
Programme: Doctorat en génie > Génie
Date de dépôt: 07 mars 2017 17:30
Dernière modification: 07 mars 2017 17:30
URI: http://espace.etsmtl.ca/id/eprint/1829

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