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Ordonnancement des instructions pour un processeur ARM endochrone

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Halli, Hamza (2017). Ordonnancement des instructions pour un processeur ARM endochrone. Mémoire de maîtrise électronique, Montréal, École de technologie supérieure.

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Résumé

Les processeurs endochrones, par définition, utilisent des mécanismes locaux de synchronisation leur permettant de s’affranchir du maintien d’un signal d’horloge globale. Cette spécificité les rend moins énergivores comparativement aux processeurs synchrones. Toutefois, les processeurs endochrones sont moins populaires en raison du manque d’outils de design et de vérification ainsi que l’évolution rapide des processeurs synchrones en terme de performance.

Ce mémoire s’inscrit dans le cadre du projet AnARM visant à développer un processeur à usage général ARM basé sur une architecture endochrone. Ce mémoire vise plus particuliè-rement l’exploration des méthodes d’ordonnancement des instructions pour développer une stratégie d’ordonnancement, basée sur les caractéristiques architecturales de l’AnARM, dans le but d’en améliorer les performances.

L’ordonnancement des instructions est une optimisation du compilateur ayant un grand impact sur la qualité du code généré. Cette optimisation consiste à résoudre un problème NP-complet en tenant compte des contraintes imposées par l’architecture du processeur cible. Tandis que l’ordonnancement des instructions pour les architectures synchrone bénéficie d’une large couverture littéraire, l’ordonnancement pour les architectures asynchrones a été moins abordé, en raison des nouvelles contraintes imposées par les mécanismes de synchronisation utilisées par ces architectures.

Ce mémoire présente l’élaboration, l’implémentation et l’évaluation d’une stratégie d’ordonnancement pour le processeur endochrone AnARM. La méthode d’ordonnancement présentée dans ce mémoire utilise un modèle d’ordonnancent dynamique basé sur le comportement spatio-temporel de l’AnARM. Cette méthode a été implémentée au sein d’un compilateur commercial moderne et évaluée comparativement à des méthodes d’ordonnancement usuelles. La méthode d’ordonnancement présentée dans ce mémoire engendre des améliorations de la performance allant de 6,22% à 17,48%, tout en préservant l’avantage énergétique de l’architecture endochrone à l’étude.

Titre traduit

Instruction scheduling for a self-timed arm

Résumé traduit

Self-timed processors use local synchronization mechanisms in the absence of a global clock signal. This specificity makes them less energy-consuming compared to synchronous processors. However, self-timed processors are less popular due to lack of design and verification tools as well as the rapid evolution of synchronous processors in terms of performance.

This thesis is part of the AnARM project which aims to develop a general purpose ARM processor based on a self-timed architecture. This thesis’s particular goal is the exploration of instruction scheduling methods in order to develop a scheduling strategy, based on the architectural features of the AnARM processor, with the aim of improving its performance.

Instruction scheduling is a compiler optimization that has a significant impact on the quality of the generated code. This optimization consists in solving an NP-complete problem while taking into account several constraints, imposed by the target processor’s architecture. While instruction scheduling for synchronous architectures benefits from a wide literature coverage, scheduling for asynchronous architectures has been less addressed, due to the new constraints imposed by the synchronization mechanisms used by these architectures.

This paper presents the development, implementation and evaluation of a scheduling strategy for the AnARM processor. The scheduling method presented in this thesis uses a dynamic scheduling model based on the spatio temporal behaviour of the AnARM. This method has been implemented within a modern commercial compiler and evaluated comparatively to usual scheduling methods. The scheduling method presented in this thesis yields performance improvements ranging between 6,22% and 17,48% while preserving the energy asset of the self-timed architecture under study.

Type de document: Mémoire ou thèse (Mémoire de maîtrise électronique)
Renseignements supplémentaires: "Mémoire présenté à l'École de technologie supérieure comme exigence partielle à l'obtention de la maitrise en génie". Bibliographie : pages 139-141.
Mots-clés libres: ARM (Microprocesseur) Conception et construction. Ordonnancement (Informatique) Modèles mathématiques. Traitement du signal Techniques numériques Appareils et matériel. Compilation (Informatique). AnARM, architecture, asynchrone, ordonnancement des instructions, processeurs endochrones, optimisation logicielle
Directeur de mémoire/thèse:
Directeur de mémoire/thèse
Gagnon, François
Co-directeurs de mémoire/thèse:
Co-directeurs de mémoire/thèse
Thibeault, Claude
Programme: Maîtrise en ingénierie > Génie
Date de dépôt: 22 juin 2017 14:32
Dernière modification: 22 juin 2017 14:32
URI: http://espace.etsmtl.ca/id/eprint/1896

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