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Conception d'un SAR-ADC de 10/13-bit à 83kS·s-1 avec fonction de dithering

Sauvé, Quentin (2017). Conception d'un SAR-ADC de 10/13-bit à 83kS·s-1 avec fonction de dithering. Mémoire de maîtrise électronique, Montréal, École de technolopgie supérieure.

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Résumé

L’objectif de ce projet est d’étudier les possibilités d’implémentation d’un système de resolution variable sur les ADC (convertisseur analogique numérique) de type SAR (registre à approximations successives). Ce système utilise une technique dite de dithering pour porter la résolution native de 10 bits à 13 bits. Afin d’évaluer les performances de cette technique, un circuit a été conçu sur la technologie GlobalFoundries CMOS 130nm. Ce rapport revient sur les différentes étape de conception, de simulation, de fabrication et de test d’un tel convertisseur. Les simulations informatiques ont montré des performances intéressantes en mode natif avec un ENOB moyen de 9.88 bits. En mode dithering la résolution est portée à 11.4 bits en simulation. Malheureusement, des problèmes sur les puces fabriquées n’ont pas permis de valider le concept expérimentalement.

La dernière partie de ce mémoire présente des considérations plus théoriques et s’attache à maximiser les performances du concept en proposant notamment le remplacement du dithering sous forme de moyennage par une recherche dichotomique. Dans notre cas, l’utilisation d’un tel algorithme réduirait le nombre de conversions nécessaires de 15 à 4 pour un résultat identique.

Enfin, un article intitulé "A Calibration-Free 13-Bit 0.9 V Differential SAR-ADC with Hybrid DAC and Dithering" a été accepté à la conférence IEEE International Symposium on Circuits and Systems 2017 (en abrégé ISCAS).

Titre traduit

Design of a 83kS·s-1 10/13-bit SAR-ADC with dithering feature

Résumé traduit

The main goal of this projet is to study the implementation possibilities of a variable resolution technique for SAR-ADC (successive approximation register - analog to digital converter). This system uses a dithering technique to increase the native resolution from 10 bits to 13 bits. In order to evaluate the performances of such a system, a circuit has been designed in Global-Foundries CMOS 130nm technology. This report describes the design, simulation, fabrication and test of such a converter. Computer simulations revealed interesting preformances in native mode with a medium ENOB of 9.88 bits. In simulation, the resolution reaches 11.4 bits with the dithering technique. Unfortunately, problems in the fabricated chips have prevented the experimental validation of this concept.

The last section of this report is based on theoritical considerations and offers the improvement of performance by replacing the averaging dithering by a binary search algorithm. In this case, such a modification would reduce the number of conversions from 15 to 4 to have the same result.

A paper called "A Calibration-Free 13-Bit 0.9 V Differential SAR-ADC with Hybrid DAC and Dithering" has been accepted at the 2017 2017 IEEE International Symposium on Circuits and Systems (ISCAS).

Type de document: Mémoire ou thèse (Mémoire de maîtrise électronique)
Renseignements supplémentaires: "Mémoire présenté à l'École de technologie supérieure comme exigence partielle à l'obtention de la maîtrise avec mémoire en génie électrique". Bibliographie : pages 95-96.
Mots-clés libres: Convertisseurs analogique-numérique Conception et construction. Convertisseurs analogique-numérique Simulation par ordinateur. Circuits intégrés Conception et construction. Circuits intégrés CMOS analogiques. Systèmes adaptatifs (Informatique) juxtaposition, résolution, tramage, ADC, SAR, dithering, reconfigurabilité, DAC hybride, alimentation multiple
Directeur de mémoire/thèse:
Directeur de mémoire/thèse
Constantin, Nicolas
Co-directeurs de mémoire/thèse:
Co-directeurs de mémoire/thèse
Nabki, Frédéric
Programme: Maîtrise en ingénierie > Génie électrique
Date de dépôt: 23 août 2017 14:43
Dernière modification: 23 août 2017 14:43
URI: http://espace.etsmtl.ca/id/eprint/1919

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