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New circuits for time-domain signal processing in low-voltage CMOS

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Ziabakhsh Shalmani, Soheyl (2018). New circuits for time-domain signal processing in low-voltage CMOS. Thèse de doctorat électronique, Montréal, École de technologie supérieure.

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Résumé

Aggressive scaling of CMOS technology in sub-100 nm process motivates the replacement of voltage or current-mode signal processing with time-mode approaches which uses digital circuits to perform signal processing. As the time difference between two signals is independent of the amplitude of either signal, intuitively, a time-mode (TM) signal representation is believed to be more compatible with newer CMOS processes that operate at lower power supply levels. It is the objective of TM circuit architects and researchers to identify new circuit architectures that can perform basic signal processing operations such as adding, subtracting, multiplications, etc. At the heart of these efforts is the need to identify TM circuits that perform such operation at high performance levels; levels that equal or exceed those of voltage-mode (VM) circuits at similar power levels.

In the first phase of this thesis, an intensive review of the literature is presented. The review includes ΔΣ analog-to-digital converter (ADC) specifications and all the major developments in the area of TMΔΣ converters in the last decade. Then we present a rigorous comparison between discrete-time TM circuits and continuous-time VM circuits to identify gaps that need to be filled. As a first contribution, we provide an analytical expression for the noise operation of both a VM and TM PMOS-NMOS transistor stack, leading to the expression of the peak-SNR of both architectures. The proposed noise theory is applied to different CMOS process and compared in Spectre. In addition, we provide IC implementations with measurement results to verify the analysis finding.

Then, as a second contribution, we propose new TM building blocks and extensions to some old ones that alleviate the challenges imposed by modern CMOS technologies, without affecting the performance metrics. The first challenge is the need for half-period delay and full-period delay unit for TM circuits; the second challenge is the need for TM circuits to perform basic arithmetic operations (i.e., addition or subtraction) in wide linear range; and the third challenge is how to realize negative feedback in time-domain and process signals at higher frequency around intermediate frequency (IF).

As a third contribution, an all-digital realization of a TM lossless discrete integrator (LDI)- based resonator is presented. The resonator is constructed by new TM building blocks in a negative feedback configuration. This achieves high-speed time-mode signal processing without the limitations imposed by switched-capacitor (SC) circuit techniques such as the matching of capacitors to realize precise signal gains. Instead, circuit precision is realized using an adaptive delay circuit to adjust the loop delay in a wide range of sampling frequencies. The operation of the TM LDI-based resonator is validated with transistor-level simulations and compared with system-level in Simulink/MATLAB.

Finally, we propose a novel highly-digital BPΔ ΣTDC for IF applications. It first introduces the system architecture of the proposed design and presents the expected performance metrics. The BPΔΣTDC is able to shape the quantization noise in a negative feedback configuration, and it does not require any complex calibration circuit to compensate for timing errors. In addition, for the very first time in TMSP, a direct feed-forward compensation is utilized in the TDC to achieve high signal-to-noise and distortion ratio (SNDR). We demonstrate the proposed TDC in an IBM 130 nm CMOS process, while operating from a supply voltage as low as 1.2 V. A continuous sampling frequency range from 4 MHz to 42.8 MHz is achieved to digitize an input signal that is centered at one-quarter of sampling frequency. It achieves a 39.5 dB peak SNDR over a 0.2 MHz signal bandwidth at maximum sampling frequency fs =42.8 MS/s while consuming lower than 5 mW power. Furthermore, we identify future directions in TM circuit design and high-order realization of BPΔ ΣTDC for research.

Titre traduit

Les nouveaux circuits pour le traitement de signal dans le domaine temporal sur des CMOS de basse tension

Résumé traduit

Le dimensionnement agressif des technologies CMOS dans des procédés inférieurs à 100 nanomètres est la motivation de remplacer des circuits de traitement de signal en mode-tension et en mode-courant par des approches en mode temporel qui utilise des circuits numériques pour réaliser le traitement de signal. Puisque la différence de temps entre deux signaux est indépendante de leur amplitude, intuitivement, une représentation des signaux en mode temporal (« time-mode » ou TM) est censée d’être plus compatible avec les nouveaux procédés CMOS qui opèrent à des niveaux d’alimentation plus faibles. L’objectif des concepteurs de circuits TM et des chercheurs est d’identifier des nouvelles architectures de circuits pouvant executer l’opération élémentaire de traitement de signaux comme des additions, des soustractions, des multiplications, etc. Au coeur de ces efforts est la nécessité d’identifier des circuits TM qui pouvant exécuter ce type d’opération à de hauts niveaux de performance; le niveau qui est égal ou supérieur des circuits en mode-tension (VM) à des niveaux de puissances similaires.

Dans la première partie de la thèse, une revue exhaustive de la littérature est présentée. La revue inclut les spécifications des convertisseurs analogique-numérique-(ADC) et tous les développements majeurs dans le domaine des convertisseurs TMΔΣ au cours de la dernière décennie. Ensuite, nous présentons une comparaison rigoureuse des circuits TM discrets aux circuits VM continus afin d’identifier les lacunes qui à besoin d’être rempli. Comme première contribution, nous proposons une expression analytique pour l’effet de bruit sur la grille de retard de transistors PMOS-NMOS de TM et VM, menant à l’expression du pic-SNR des deux architectures. La théorie proposée sur le bruit est appliquée à différent procédés CMOS et comparés dans Spectre. En plus, nous fournissons l’implémentation du IC avec les résultats de mesuré pour vérifier les résultats de l’analyse.

Ensuite, comme seconde contribution, nous proposons des nouveaux sous-systèmes TM et une extension de certaines ancienne architectures diminuant les défis associés aux technologies CMOS modernes, sans affecter les métriques de performances. Le premier défi est la nécessité de délais d’une demi-période et d’une période complète pour les circuits TM, le second défi est le besoin pour les circuits TM d’effectuer des opérations arithmétiques de base (c.-à-d., addition ou soustraction) dans une large gamme linéaire et le troisième défi est de trouver comment réaliser une rétroaction négative dans le domaine du temps et le processus des signaux de haute fréquence autour de la fréquence intermédiaire (IF).

Comme troisième contribution, nous présenterons une réalisation complétement numérique d’un résonateur basé en intégrateur discret sans perte (LDI) en mode TM. Le résonateur est construit avec des sous-systèmes TM dans une configuration de rétroaction négative. Ce résonateur accomplit du traitement de signal en mode temporel de haute vitesse sans les limitations imposées par des techniques de circuits par commutation du condensateur (SC), tel que des adaptations de condensateur pour réaliser des gains de signaux précis. La précision du circuit proposé est plutôt assurée par un circuit de délai adaptatif ajustant le délai de boucle dans une large bande de fréquence d’échantillonnage. L’opération du résonateur basé sur LDI du TM est validée avec des simulations au niveau du transistor et comparée au niveau système dans Simulink/MATLAB.

Finalement, nous proposons une nouvelle BPΔΣTDC hautement digital pour des applications IF. Dans un premier temps, l’architecture de la conception proposée est présentée; ainsi que la présentation les performances métriques attendu. Le BPΔΣTDC est capable de modeler le bruit de quantification dans une configuration à rétroaction négative, et n’exige aucun circuit complexe de calibration pour compenser des erreurs de synchronisation. En outre, pour la première fois dans les TMSP, une compensation « direct feed-forward » est utilisée dans un circuit TDC pour atteindre un grand rapport signal sur bruit et rapport de distorsion (SNDR). Nous démontrons le circuit TDC proposé dans le procédé CMOS 130nm d’IBM pour une tension d’alimentation aussi basse que 1.2 V. Une gamme de fréquence d’échantillonnage continue de 4 MHz à 42.8 MHz est réalisée pour numériser un signal centré à un quart de la fréquence d’échantillonnage. Cette conception atteint un sommet de SNDR de 39.5 dB sur une bande passante de 0.2 MHz pour une fréquence d’échantillonnage maximale de fs=42.8 MS/s tout en consommant une puissance moins faible que 5 mW. De plus, nous identifions des orientations de recherche futures pour des conceptions de circuits en TM et dans la réalisation d’ordre élevé de BPΔΣTDC pour recherche.

Type de document: Mémoire ou thèse (Thèse de doctorat électronique)
Renseignements supplémentaires: Thesis presented to École de technologie supérieure in partial fulfillment for the degree of doctor of philosophy". Comprend des références bibliographiques (pages 175-182).
Mots-clés libres: retard adaptatif, convertisseur de numérique-à-temps, VCDU à deux fronts, unité de retard de demi période, gigue de phase, intégrateur discret sans perte, retroaction négative en mode temporel, mise en forme du bruit, BPΔΣTDC de deuxième ordre, unité de commutation de retard, synchronisation, amplificateur de différence de temps, cellule de mémoire TM, mode Tension
Directeur de mémoire/thèse:
Directeur de mémoire/thèse
Gagnon, Ghyslain
Codirecteur:
Codirecteur
Roberts, Gordon W.
Programme: Doctorat en génie > Génie
Date de dépôt: 19 févr. 2019 17:22
Dernière modification: 19 févr. 2019 17:22
URI: http://espace.etsmtl.ca/id/eprint/2205

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