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Jadis synchrones, désormais GALS, les architectures de FPGA

Gagné, René (2009). Jadis synchrones, désormais GALS, les architectures de FPGA. Thèse de doctorat électronique, Montréal, École de technologie supérieure.

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Résumé

Il est de plus en plus difficile de répondre à la demande conflictuelle de circuits plus grands et plus rapides par les avancées seules des technologies des semi-conducteurs. À un certain point, on s'attend à ce que les concepteurs et les fabricants doivent abandonner la méthodologie de conception synchrone traditionnelle pour une méthodologie localement synchrone globalement asynchrone (GALS). De tels changements engendrent plus de contraintes de synchronisation, mais également plus de flexibilité.

En conséquence, une méthodologie pour l'implémentation de composants GALS sur FPGA synchrones traditionnels est d'abord présentée. Les objecfifs sont de définir un ensemble minimal de composants asynchrones de base, de permettre leur implémentation et d'établir les contraintes et les limitations de tels circuits. Les résultats de simulation confirment que des conceptions GALS implémentées à l'aide de ressources du FPGA (tableau de correspondance et bascules) et des outils courants de placement et routage permettent l'implémentation de composants asynchrones tels que la ligne à retard, l'élément C de Muller et l'arbitre. Ces composants peuvent être implémentés dans des FPGA synchrones traditionnels tant que ces conceptions sont soumises à des contraintes appropriées et qu'elles sont ufilisées en fonction des limitations du circuit.

Pour atteindre de meilleures performances, une nouvelle architecture de FPGA compatible avec les dispositifs synchrones existants et qui soufient intrinsèquement les conceptions GALS est présentée. L'objecfif principal est simple : l'architecture proposée doit apparaître inchangée pour les concepfions synchrones, mais doit inclure un ensemble minimal de composants de base pour empêcher la métastabilité lors de communicafions asynchrones. Les résultats de simulation, d'un générateur d'horloge qui peut être arrêté, sont présentés. Tous ces résultats démontrent qu'avec très peu de circuits adaptés, une cellule standard de FPGA peut devenir appropriée pour les méthodologies GALS.

Un circuit de masquage des aléas temporels est finalement présenté pour masquer la métastabilité et les problèmes de synchronisafion. Le but est de définir un circuit capable de mettre, physiquement, en application les contraintes qui masquent les sources de métastabilité de façon à ce que la synchronisafion paraisse transparente. Les résultats de simulation confirment qu'un tel circuit peut masquer totalement toutes les sources de métastabilité sans dégradafion des performances, mais avec une latence apparentée au temps nécessaire à la stabilisation d'une bascule de mémoire.

Titre traduit

From synchronous to GALS, the architecture of FPGA

Résumé traduit

The conflictual demand of faster and larger designs is increasingly difficult to answer by the advances of solid state technology alone. At some point, it is expected that designers and manufacturers will have to give up the traditional synchronous design methodology for a Globally Asynchronous Locally Synchronous (GALS) one. Such changes imply more synchronization constraints, but also more flexibility.

Consequently, a methodology for implementing GALS design in conventional FPGAs using existing tools is first presented. The goals are to define the minimal set of basic asynchronous components, to permit the methodology of their implementation and to establish the design constraints and limitations of such circuits. Simulafion results confirm that GALS designs implemented using the Look-Up Table or the Flip-Flop with Place & Route tools and asynchronous components such as the delay element, the Muller-C element or the arbiter are supported by conventional synchronous FPGAs as long as these designs are implemented within suitable constraints and operated within well defined circuit limitations.

To achieve better performances, a novel FPGA architecture that is compatible with existing devices and that can support GALS designs natively is presented. The main objective is simple: the proposed architecture must appear unchanged for synchronous design, but also includes a minimal amount of basic components to prevent metastability for efficient asynchronous communications. A pausible clock generator application and simulation results for the proposed architecture is presented. Ail results demonstrate that with a few additional customized circuits, a standard FPGA cell can become appropriate for GALS methodologies.

A glitch masking circuitry is finally presented to mask completely metastability and avoid synchronisation problems. The aim is to define a circuit able to implement physically the constraints that mask metastability sources and that appear transparent during synchronization. Simulation results confirm that such a circuit can totally mask metastability sources with no performances degradations, introducing only a latency equivalent to the setup time of a typical flip flop.

Type de document: Mémoire ou thèse (Thèse de doctorat électronique)
Renseignements supplémentaires: "Thèse présentée à l'École de technologie supérieure comme exigence partielle à l'obtention du doctorat en génie électrique" Bibliogr : f. [143]-151.
Mots-clés libres: Réseaux logiques programmables par l'utilisateur. Composants électroniques. alea, architecture, asynchronous, FPGA, gals, globally, locally, masquage, synchronous, temporel
Directeur de mémoire/thèse:
Directeur de mémoire/thèse
Belzile, Jean
Co-directeurs de mémoire/thèse:
Co-directeurs de mémoire/thèse
Thibeault, Claude
Programme: Doctorat en génie > Génie
Date de dépôt: 12 août 2010 18:57
Dernière modification: 05 janv. 2017 21:21
URI: http://espace.etsmtl.ca/id/eprint/45

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