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Prototype micro-électronique d'un décodeur itératif pour des codes doublement orthogonaux

Ouadid, Abdelkarim (2004). Prototype micro-électronique d'un décodeur itératif pour des codes doublement orthogonaux. Mémoire de maîtrise électronique, Montréal, École de technologie supérieure.

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Résumé

Ce mémoire porte sur le prototypage microélectronique FPGA d'un décodeur itératif doublement orthogonal issu de récents travaux de recherche. Le nouvel algorithme est simple et présente un certain nombre d'avantages par rapport aux codes turbo très prisés actuellement dans le codage de canal. En effet, ces derniers outre la complexité de leur algorithme de décodage, souffrent d'un problème de latence qui les rend inadaptés pour certaines applications, comme la téléphonie par exemple. Le décodeur utilisé, est un décodeur itératif à quantification souple, basé sur le décodage seuil tel que présenté par Massey et amélioré par l'approximation de la probabilité a posteriori (AAPP). Grâce à cette approche, on arrive à concilier complexité, latence, performance en correction d'erreurs, et haut débit de fonctionnement. Le prototype vise à valider les résultats de simulation, ainsi que l'estimation de la complexité et de la fréquence maximale que l'on peut atteindre sur des FPGA Virtex-II XC2V6000 et ceci pour différentes structures du décodeur.

Titre traduit

Microelectronic prototype of an iterative decoder for self-doubly orthogonal codes

Résumé anglais

In this thesis, a prototype of an iterative decoder using an FPGA technology is analyzed. The proposed algorithm is a result of recent research to find an alternative to Turbo codes. These turbo codes have a high complexity at the decoder and involve large latency due to the interleaving and de-interleaving processes. The iterative soft decision decoder we implemented is based upon the work of Massey and the approximation of the A Posteriori Probability, APP, known as the Approximate A Posteriori Probability, AAPP. Each iteration is made by a modified threshold decoder with a feedback of the estimated symbols. The structure provides a trade-off between complexity, performance in term of error correcting capability and a high through-put. The prototype will help validate simulations results, evaluate the complexity of the system and the maximum frequency of the circuit in a Virtex XC2V6000 device.

Type de document: Mémoire ou thèse (Mémoire de maîtrise électronique)
Renseignements supplémentaires: "Mémoire présenté à l'École de technologie supérieure comme exigence partielle à l'obtention de la maîtrise en génie électrique". Bibliogr.: f. [190]-193.
Mots-clés libres: Architecture, Canal, Cible, Circuit, Codage, Code, CSO2C-SS, Decodeur, Doublement, EPGA, Iteratif, Micro-Electronique, Orthogonal, Programmable, Prototype
Directeur de mémoire/thèse:
Directeur de mémoire/thèse
Gagnon, François
Co-directeurs de mémoire/thèse:
Co-directeurs de mémoire/thèse
Haccoun, David
Programme: Maîtrise en ingénierie > Génie électrique
Date de dépôt: 02 mai 2011 20:02
Dernière modification: 22 oct. 2016 00:10
URI: http://espace.etsmtl.ca/id/eprint/715

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