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Conception d'un système d'acquisition GPS rapide

Salih Alj, Yassine (2003). Conception d'un système d'acquisition GPS rapide. Mémoire de maîtrise électronique, Montréal, École de technologie supérieure.

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Résumé

Dans ce travail plulsieurs techniques nouvelles pour le GPS ont été explorées et appliquées. La première est la technique de traitement par blocs qui est utilisée habituellement dans le domaine du traitement d'images. Cette méthode a été appliquée pour le traitement du signal GPS et a démontré des résultats encourageants. Elle est basée sur l'utilisation de FFT permettant de calculer la fonction de corrélation rapidement par une simple multiplication dans le domaine fréquentiel. L'architecture proposée sur la base de cette méthode a été retenue selon ses performances démontrées, et ce pour remplacer la structure actuelle du récepteur GPS.

Une autre méthode étudiée, consiste en l'application d'un algorithme complexe basé sur la transformée de Walsh Hadamard. Cette dernière permettrait d'accélérer 26 fois le calcul de la fonction corrélation, et ce par rapport à la transformée de Fourier rapide FFT. Malheureusement, cette transformée n'est pas directement applicable aux séquences de Gold utilisées en GPS. Ainsi cette technique n'a pas été retenue pour cette application.

La troisième technique utilisée est une méthode de conception connue dans le domaine de la microélectronique, à savoir la structure systolique. Ce nouveau mécanisme parallélisé a été appliqué et testé pour l'acquisition du signal GPS. En terme de rapidité et de complexité, cette technique est fort avantageuse. Le système d'acquisition proposé qui est à la base de sa conception et de son mécanisme de fonctionnement se distingue par son architecture simple et compacte, une vitesse de traitement de l'ordre de 1 ms et des performances d'estimation remarquables. Donc, cette méthode a été considérée comme étant la meilleure solution pour remplacer la structure du récepteur GPS actuel.

Finalement, l'évaluation de la complexité des deux architectures retenues a confirmé l'efficacité de la nouvelle architecture proposée, basée sur le mécanisme systolique. Sa complexité pour une implémentation directe, ne consomme pas plus de 54% des ressources d'une puce Virtex-II Pro XC2VP125. Cette complexité peut être réduite permettant ainsi l'utilisation de puces de plus petite taille telle que la Virtex-II Pro XC2VP7, et ce au prix de l'utilisation d'une horloge plus rapide. Ceci est réalisable en effectuant un traitement par blocs qui permettra d'emmagasiner les bits entrants dans des tampons pour pouvoir alimenter ensuite un nombre réduit de cellules dans le corrélateur systolique. Pour un réseau avec un nombre de cellules réduit à 100, l'horloge utilisée doit être dix fois plus rapide. Ceci permet de conserver le même temps de réponse du système d'acquisition, mais avec une complexité dix fois plus petite en terme de "slices". Dans ce cas, une puce aussi petite que la Virtex-II Pro XC2VP4 pourrait suffire, et ce avec une exploitation de moins de 4.76% de ses ressources de mémoires RAM. La méthode proposée a permis d'améliorer davantage les performances du récepteur GPS qui y est issu, et ce en terme de vitesse de traitement, de qualité des estimations et de flexibilité d'implémentation. L'architecture qui découle de la première technique basée sur l'utilisation des FFT, nécessite une plus grande surface de silicium, et exige ainsi d'utiliser plus d'une puce programmable FPGA pour l'implémentation complète du système d'acquisition.

Titre traduit

Design of a GPS fast acquisition system

Résumé anglais

In this work, several new techniques for GPS were studied and simulated. The first one was block-processing technique that is usually used for image processing. This method was applied for the GPS signal processing and has shown interesting results. By using the Fast Fourier Transform (FFT), the calculation of the correlation function is implemented with simple multiplications in the frequency domain, which allows to considerably speed up the computation time. Based on this approach, an architecture for such a system is proposed and simulated. The results are clearly satisfactory and the proposed architecture is believed to be able to replace the current structure of receiver GPS.

Another technique, which is based on Walsh Hadamard transform, is presented. The simulation results show that it is possible to accelerate the calculation of the correlation function 26 times compared to the Fast Fourier Transform (FFT). Unfortunately, this technique is not directly applicable to Gold sequences used in GPS systems; and for this reason, it is not retained.

A new system architecture is presented. It is based on a structure that is used in microelectronics, namely the systolic structure. This new paralleled mechanism was applied and tested for the acquisition of GPS signal. In terms of speed and complexity, this technique is extremely advantageous. The proposed acquisition system is characterized by its simple and compact architecture, a processing speed of about 1 ms and similar performances of estimation. Therefore, this method was regarded as being the best solution to replace the structure of current GPS receivers.

In addition to the analysis of the performances, an evaluation of the complexity of the two selected architectures has been carried out. The results clearly demonstrate the superiority of the systolic architecture. Indeed, its complexity for a direct implementation, does not consume more than 54 % of the resources of a Virtex-II Pro XC2VP125 and it becomes possible to implement the system in a smaller chip such as Virtex-II Pro XC2VP7, with a faster clck. This is realizable by carrying out a treatment per blocks, which will allow storing the bits entering in buffers and then feeding a reduced number of cells in the systolic correlator. For a network having one hundred (100) cells, the dock used must be ten times faster. This will allow preserving the same response time of the acquisition system, but with a complexity ten times smaller in terms of slices. In this case, a chip as small as a Virtex-II Pro XC2VP4 can be enough to implement the whole system with an exploitation of less than 4.76 % of the RAM resources. Thus, by using this proposed technique, it becomes possible to improve the performance of GPS receivers in terrns of processing speed, quality of the estimation and flexibility of implementation. For the first technique based on the FFT, it requires a larger silicon area and necessitates more than one FPGA chip for a complete implementation of the acquisition process.

Type de document: Mémoire ou thèse (Mémoire de maîtrise électronique)
Renseignements supplémentaires: "Mémoire présenté à l'École de technologie supérieure comme exigence partielle à l'obtention de la maîtrise en génie électrique". Bibliogr.: f. [103]-106.
Mots-clés libres: Acquisition, Architecture, Conception, GPS, Positionnement, Rapide, Recepteur, Satellite, Signal, Systeme, Systolique, Traitement
Directeur de mémoire/thèse:
Directeur de mémoire/thèse
Gagnon, François
Co-directeurs de mémoire/thèse:
Co-directeurs de mémoire/thèse
Landry, René Jr.
Programme: Maîtrise en ingénierie > Génie électrique
Date de dépôt: 11 mai 2011 13:59
Dernière modification: 18 oct. 2016 01:08
URI: http://espace.etsmtl.ca/id/eprint/764

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