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Conception d'une plateforme de tests de circuits d'intégration directe sur tranche

Leclerc, Normand (2003). Conception d'une plateforme de tests de circuits d'intégration directe sur tranche. Mémoire de maîtrise électronique, Montréal, École de technologie supérieure.

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Résumé

L'intégration directe sur tranche est une technique de fabrication de puces électroniques pour laquelle une seule puce couvre la grande majorité de la surface d'une tranche. Cette technique présente un très grand potentiel d'intégration mais comporte des risques technologiques importants. Malgré ces risques, la compagnie Hyperchip croit qu'il serait possible d'améliorer son produit en utilisant une telle technologie.

Dans le cadre d'une coopération universitaire, Hyperchip a conçu un certain nombre de puces qui contiennent des structures de tests ainsi que des stratégies pour contourner les différents problèmes potentiels. Ces puces n'ont, jusqu'à présent, jamais été vérifiées. Dans le but de valider les idées implantées dans ces démonstrateurs, une carte de test est nécessaire. Cette carte doit être assez flexible pour permettre la vérification de tous les démonstrateurs présents et futurs.

Il existe plusieurs cartes sur le marché mais aucune d'entre elles ne satisfait l'exigence du nombre de ports demandés par la spécification préliminaire. La conception d'une carte dédiée est donc requise. Ce projet porte sur la conception de cette carte de test dédiée: Erinyes.

Les spécifications de deux démonstrateurs seront utilisées pour guider la conception: le démo 4 et le démo 5. Le démo 4 présente un mécanisme de tolérance aux défectuosités de fabrication des puces d'intégration directe sur tranche. Le démo 5 quant à lui, explore les problèmes liés à la diaphonie et à la température.

Étant donné le contexte particulier entourant ce projet, son étendue et ses contributions ont été limitées à la conception logique du matériel, à la programmation des circuits intégrés de type FPGA et à la planification des modifications nécessaires au système d'exploitation [mu]CLinux.

Type de document: Mémoire ou thèse (Mémoire de maîtrise électronique)
Renseignements supplémentaires: "Mémoire présenté à l'École de technologie supérieure comme exigence partielle à l'obtention de la maîtrise en génie électrique". Bibliogr.: f. [132]. Chap. 1. Tolérance aux défectuosités de fabrication -- Chap. 2. Diaphonie et température -- Chap. 3. Besoins -- Chap. 4. Erinyes, physique -- Chap. 5. Erinyes, logique.
Mots-clés libres: Besoin, Carte, Circuit, Conception, Defectuosite, Diaphonie, Direct, Electronique, Erinyes, Fabrication, Integration, Logique, Physique, Puce, Temperature, Test, Tolerance, Tranche
Directeur de mémoire/thèse:
Directeur de mémoire/thèse
Thibeault, Claude
Co-directeurs de mémoire/thèse:
Co-directeurs de mémoire/thèse
Savaria, Yvon
Programme: Maîtrise en ingénierie > Génie électrique
Date de dépôt: 09 mai 2011 17:50
Dernière modification: 20 févr. 2012 14:27
URI: http://espace.etsmtl.ca/id/eprint/779

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