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Réalisation d'un prototype testable par la méthode de chaînes parallèles de courant

Ben Letaifa, Abdelkader (2002). Réalisation d'un prototype testable par la méthode de chaînes parallèles de courant. Mémoire de maîtrise électronique, Montréal, École de technologie supérieure.

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Résumé

Avec la croissance exponentielle de la complexité des systèmes électroniques, la testabilité des circuits intégrés revêt plus que jamais une importance capitale dans le domaine de la microélectronique. La réduction à l'échelle dont est issue cette croissance fait apparaître de nouveaux mécanismes de défectuosités ou amplifie l'effet des mécanismes existants. La révision des stratégies de test utilisées et le développement de nouvelles stratégies est alors obligatoire. Une nouvelle méthode de test a été développée à l'ÉTS pour permettre de détecter rapidement les circuits ne respectant pas les spécifications de vitesse et d'éviter de les encapsuler inutilement, réduisant de même coup les coûts liés au test.

L'objectif de ce mémoire vise d'abord la conception, la fabrication et le test d'un circuit intégrant la logique nécessaire pour réaliser la méthodologie de test envisagée. Ensuite, évaluer l'impact de l'intégration de la méthode sur le flot conventionnel de conception et de proposer les ajustements nécessaires.

Titre traduit

Realization of a testable prototype by the method of current parallel chains

Résumé anglais

With the exponential growth of the electronic system complexity, the built-in circuit testability got more and more fundamental importance in the microelectronic domain. The scaling from which new fault mechanisms or amplified existing mechanism effects are descended, wbat forces the revision of test strategies used and the development of new ones. These strategies must be compatible with CAO Tools an respect constraints of costs bound to the test.

A new method of test bas been developed at the ÉTS to detect the synchronization problems earlier in the process (wafer probing stage). This sbould pennit to detect circuits not respecting specifications of speed more quickly and to avoid packaging uselessly, therefore reducing costs bound to the test.

The objective of this thesis is to design an ASIC integrating the new method and to test the circuit. Then we want to evaluate the impact of the integration of the method on the conventional stream of conception and to propose the necessary adjustments.

Type de document: Mémoire ou thèse (Mémoire de maîtrise électronique)
Renseignements supplémentaires: "Mémoire présenté à l'École de technologie supérieure comme exigence partielle à l'obtention de la maîtrise en génie électrique". Bibliogr.: f. [101]-102.
Mots-clés libres: Chaine, Circuit, Conception, Courant, Essai, Integre, Masque, Methode, Parallele, Prototype, Test, Testabilite, VHDL
Directeur de mémoire/thèse:
Directeur de mémoire/thèse
Thibeault, Claude
Programme: Maîtrise en ingénierie > Génie électrique
Date de dépôt: 12 mai 2011 14:12
Dernière modification: 13 oct. 2016 21:07
URI: http://espace.etsmtl.ca/id/eprint/795

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