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Méthodologie de vérification automatique basée sur l'utilisation des tests structurels de transition avec insertion de registres à balayage

Hobeika, Christelle (2011). Méthodologie de vérification automatique basée sur l'utilisation des tests structurels de transition avec insertion de registres à balayage. Thèse de doctorat électronique, Montréal, École de technologie supérieure.

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Résumé

Au cours des dernières décennies, l’évolution de la technologie n'a cessé d’introduire de nouveaux défis dans la vérification des circuits intégrés (IC). L'industrie estime que la vérification fonctionnelle prend environ 50% à 70% de l'effort total d’un projet. Et, malgré les budgets et les efforts investis dans la vérification, les résultats obtenus ne sont pas satisfaisants. La vérification basée sur la simulation, également appelée vérification dynamique, est la technique la plus utilisée dans la vérification fonctionnelle. Par contre, ce type de vérification a clairement échoué à suivre le rythme de croissance de la complexité. Par conséquent, des solutions innovantes sont requises, avec la concurrence sur les produits et les services ainsi que l’implacable loi du temps de mise sur le marché.

Plusieurs techniques ont été développées pour surmonter les défis de la vérification dynamique, allant de techniques entièrement manuelles à des techniques plus avancées. Les techniques manuelles et semi-manuelles ne peuvent être utilisées pour les designs complexes, et les approches les plus avancées qui sont couramment utilisés dans l'industrie ont besoin de compétences particulières et beaucoup d’efforts afin d'atteindre une bonne productivité de vérification.

Au niveau du test par contre, l'utilisation d'approches basées sur des modèles de pannes et sur les concepts de conception en vue du test (DFT), a conduit au développement d’outils automatiques de génération de test (ATPG) efficaces. L'infrastructure de test qui en résulte a grandement aidé la communauté du test à résoudre plusieurs problèmes.

Dans cette thèse, nous nous intéressons principalement à la productivité du processus de vérification, plus particulièrement la vérification de circuits séquentiels. Nous proposons une nouvelle méthodologie qui explore la combinaison du test et de la vérification, plus précisément l'utilisation des tests structurels de transition dans le processus de vérification RT basée sur la simulation. Cette méthodologie a pour but de réduire le temps et les efforts requis pour vérifier un circuit et d'améliorer la couverture résultante, induisant des améliorations significatives de la qualité de la vérification et de sa productivité. La base de la méthodologie proposée est l'intuition (qui est devenu une observation), selon laquelle ce qui est difficile à tester (« Hard Fault ») est probablement difficile à vérifier (« Dark Corner »).

L'objectif est de tirer profit des outils de test efficaces tels que les outils ATPG, et les techniques DFT tels que l’insertion des registres a balayage afin de simuler efficacement la fonctionnalité du design avec un minimum de temps et d'efforts. Sur la base de tous ces concepts, nous avons développé un environnement de vérification RTL automatisé composé de trois outils de base: 1) un extracteur de contraintes qui identifie les contraintes fonctionnelles de conception, 2) un outil générateur de banc d'essai, et 3) un détecteur d’erreurs basé sur une observabilité élevée.

Les résultats expérimentaux montrent l'efficacité de la méthode de vérification proposée. Les couvertures de code et d’erreurs obtenues suite à la simulation avec l’environnement proposé sont égales à, et la plupart des fois plus élevé que, celles obtenues avec d'autres approches connues de vérification. En plus des améliorations de couverture, il y a une réduction remarquable de l'effort et du temps nécessaire pour vérifier les designs.

Résumé traduit

Over the last few decades, technology scaling has continuously brought new challenges to the research community, from integrated circuit (IC) design to IC testing. Industry estimates that functional verification takes approximately 50% to 70% of the total effort on a project. And even with verification budgets dominating design budgets, there are increasingly more bug escapes through fabrication and consequently expensive re-spins. Verification methodologies are grouped into two main categories: 1) Simulation-based methods and 2) formal methods.

Although both methodologies are now widely established for design verification, simulationbased verification remains the most commonly used technique. Yet, simulation has clearly failed to keep pace with complexity and faces lots of challenges. Therefore, with the continuous competition growth in products and services along with the harsh law of time to market, innovative solutions are required. Hence, a transition to new methodologies and tools is deemed crucial.

Several techniques have been developed to overcome simulation-based verification challenges, ranging from fully manual to advanced testbenches. The manual and semi-manual techniques cannot be scaled on complex designs, and the more advanced approaches that are commonly used in the industry, need special skills and human interaction to achieve good verification productivity.

From a test perspective, the use of structural approaches based on fault models and on design for testability (DFT) concepts (namely scan-based), has led to the development of efficient automatic test pattern generation (ATPG) tools. The resulting test infrastructure has greatly helped the test community to address previous encountered issues and to face the incoming ones.

In this thesis, we are primarily concerned with the productivity of the verification process, more specifically the verification of sequential circuits. We propose a new methodology that explores a new test/verification combination, namely the use of structural test patterns in the RT simulation-based verification process. This methodology is aimed to reduce time and effort required to verify a circuit and to improve the resulting coverage, inducing significant improvements in verification quality and productivity. The cornerstone of the proposed methodology is the intuition (that became an observation) according to which a node that is difficult to test (Hard Fault) is likely difficult to verify (Dark Corner).

The goal is to take advantage of the efficient test tools as ATPG, and the advanced test techniques as scan-based DFT to simulate and exercise efficiently the model functionality with minimum time and effort. Based on all these concepts, we introduced an automated RTL verification environment composed of three basic tools: 1) A constraint extractor that identifies design’s functional constraints, 2) a test bench generator tool, and 3) an error tracker based on a high observability.

Experimental results showed the effectiveness of the proposed verification methodology. It could fast provide fault and code coverage that are equal to and even higher than one obtained with other well known simulation-based verification approaches. In addition to the coverage improvements, there is a remarkable reduction in effort and time needed to verify the designs. Unlike the other methodologies, the proposed approach requires little effort, in order to accomplish the simulation.

Type de document: Mémoire ou thèse (Thèse de doctorat électronique)
Renseignements supplémentaires: "Thèse présentée à l'École de technologie supérieure comme exigence partielle à l'obtention du doctorat en génie". Bibliogr. : f. [223]-227.
Mots-clés libres: Circuits séquentiels. Circuits séquentiels Inspection. Simulation par ordinateur. Essais (Technologie) Codes correcteurs d'erreurs (Théorie de l'information) ATPG, Automatique, Automatisation, Balayage, Contrainte, DFT, Extracteur, Fonctionnel, Registre, RTL, Structurel, Test, Vérification.
Directeur de mémoire/thèse:
Directeur de mémoire/thèse
Thibeault, Claude
Co-directeurs de mémoire/thèse:
Co-directeurs de mémoire/thèse
Boland, Jean-François
Programme: Doctorat en génie > Génie
Date de dépôt: 10 nov. 2011 16:54
Dernière modification: 23 févr. 2017 20:11
URI: http://espace.etsmtl.ca/id/eprint/931

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