Optimization of very low time step FPGA-based simulations using a fixed admittance matrix approach

Kamel, Nicolas (2014). Optimization of very low time step FPGA-based simulations using a fixed admittance matrix approach. Mémoire de maîtrise électronique, Montréal, École de technologie supérieure.

Prévisualisation	PDF Télécharger (6MB) | Prévisualisation
Prévisualisation	PDF Télécharger (551kB) | Prévisualisation

Résumé

This research is dedicated to the study of the fixed admittance matrix approach presented by Pejovic and Maksimovic (1994). More specifically, this work has three objectives. First, to study and quantify the effects of this method on simulation accuracy. Second, to use this knowledge to develop a method to tune the Gs parameter without relying on a trial and error process. An algorithm is proposed to automatically optimize the Gs parameter which has been validated on three topologies: a two level inverter, a three level NPC inverter, and a direct matrix converter. Third, to explore possible solutions that conserve the advantages of a fixed admittance matrix approach (small time step, low memory consumption) while mitigating its drawbacks (loss of simulation accuracy). A method is proposed which offers the accuracy of a variable admittance matrix approach, but with significantly less memory consumption. This method has been validated offline, however, it remains to be seen if it is a viable candidate for real time implementation and more research must be done.

Titre traduit

Optimisation d'une simulation FPGA à petit pas de calcul en utilisant une matrice d'admittance fixe

Résumé traduit

Cette recherche est dédiée à l’étude de la méthode présentée par Pejovic and Maksimovic (1994). Plus précisément, ce travail a trois objectifs. Premièrement, d’étudier et de quantifier les effets de cette méthode sur la précision des simulations. Deuxièmement, à partir de cette information, de développer une méthode pour optimiser le paramètre Gs sans avoir recours à l’essaie et l’erreur. Un algorithme est donc proposé pour optimiser d’une manière automatique le paramètre Gs. Cette méthode a été validée sur trois topologies différentes, soient un onduleur deux niveaux, un onduleur trois niveaux NPC et un convertisseur matricielle directe. Troisièmement, d’explorer des solutions possibles qui conservent les avantages d’utiliser une matrice d’admittance fixe (petit pas de calcul, faible consommation de mémoire) tout en réduisant ses inconvénients (simulations moins précises). Une méthode est proposée qui offre la précision d’une matrice d’admittance variable, mais avec un requis de mémoire beaucoup plus faible. Cette méthode à été validée en temps différé, mais il reste à déterminer si elle peut être implémenter sur FPGA avec un pas de calcul assez petit.

Type de document:	Mémoire ou thèse (Mémoire de maîtrise électronique)
Renseignements supplémentaires:	"Thesis presented to École de technologie supérieure in partial fulfillment of the requirements for the degree of the masters in electrical engineering". Bibliographie : pages 75-76.
Mots-clés libres:	Réseaux logiques programmables par l'utilisateur Simulation par ordinateur. Temps réel (Informatique) Optimisation mathématique. Électronique de puissance. admittance, fixe, matrice, Simulation en temps réel, FPGA
Directeur de mémoire/thèse:	Directeur de mémoire/thèse Fortin Blanchette, Handy
Programme:	Maîtrise en ingénierie > Génie électrique
Date de dépôt:	19 mars 2015 15:23
Dernière modification:	14 mars 2017 00:42
URI:	https://espace.etsmtl.ca/id/eprint/1435

Gestion Actions (Identification requise)

Dernière vérification avant le dépôt