Automated SEU fault injection framework using the Xilinx SEM IP on Zynq UltraScale+

Abrari Vajari, Aryan (2026). Automated SEU fault injection framework using the Xilinx SEM IP on Zynq UltraScale+. Mémoire de maîtrise électronique, Montréal, École de technologie supérieure.

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Résumé

Field Programmable Gate Arrays (FPGAs) are widely deployed in safety-critical and radiation exposed environments, including aerospace, high-energy physics, and edge AI systems. In SRAM-based FPGAs, the configuration memory is vulnerable to Single Event Upsets (SEUs), which are bit flip events caused by ionising high-energy particle strikes. An SEU in configuration memory can silently alter the logic of an implemented circuit and remain until the device is reconfigured, making reliability assessment of FPGA designs a core engineering concern. AMD1’s Soft Error Mitigation (SEM) IP core provides a built-in solution for emulating SEUs by controlled bit injection into the configuration memory of FPGAs to investigate the reliability of FPGA designs. Despite the capabilities of this IP core, comprehensive fault injection campaigns using the SEM IP have required significant manual effort, limiting the scope and reproducibility of reliability studies.

This thesis presents an automated Python-based framework that drives the SEM IP over a UART interface to conduct systematic fault injection campaigns on the FPGA platform with minimum manual intervention. The framework automates the full injection cycle: initiating an injection, monitoring the design-under-test (DUT) response via UART, logging outcomes, and resetting the SEM IP for the next injection. Three case studies demonstrate the framework’s applicability across different design types. The first is a finite state machine (FSM) proof-of-concept implemented as three parallel instances driven by a configurable Linear Feedback Shift Register (cLFSR). The second and third are fault injection campaigns on two RISC-V32I soft-processor cores running a Fibonacci sequence generator and a fixed-point binary image classifier, respectively.

The results quantify the critical bit fraction of each design and characterize the failure behaviours produced by SEUs, including silent data corruption, computation errors, and system stalls. The framework is designed to be design agnostic, requiring only a UART communication channel, and is extensible to any SEM IP compatible target. This work addresses a gap in automated reliability assessment using AMD SEM IP and provides a reproducible methodology for pre-deployment SEU characterization of FPGA-based designs.

Titre traduit

Cadre automatisé d'injection de fautes SEU par le coeur IP SEM de Xilinx sur Zynq UltraScale+ : évaluation de la fiabilité de conceptions RTL et de processeurs souples RISC-V

Résumé traduit

Les circuits intégrés programmables par l’usager (Field Programmable Gate Array, FPGA) sont largement déployés dans des environnements critiques et exposés aux rayonnements, notamment dans le domaine aérospatial, ainsi que ceux de la physique des hautes énergies et des systèmes d'intelligence artificielle embarquée. Dans les FPGA à base de SRAM, la mémoire de configuration est vulnérable aux perturbations de bits uniques (Single Event Upsets, SEU), qui sont des événements de basculement de bit causés par des impacts de particules ionisantes à haute énergie. Un SEU dans la mémoire de configuration peut altérer silencieusement la logique d'un circuit implémenté et persister jusqu'à ce que le dispositif soit reconfiguré, faisant de l'évaluation de la fiabilité des conceptions FPGA une préoccupation fondamentale en ingénierie. Le coeur IP de mitigation des erreurs douces (Soft Error Mitigation,SEM) d'AMD fournit une solution intégrée pour émuler les SEU par injection contrôlée de bits dans la mémoire de configuration des FPGA, afin d'étudier la fiabilité des conceptions FPGA. Malgré la puissance de ce coeur IP, les campagnes complètes d'injection de pannes utilisant le SEM IP ont nécessité un effort manuel considérable, limitant la portée et la reproductibilité des études de fiabilité.

Cette thèse présente un cadre automatisé basé sur Python qui pilote le SEM IP via une interface UART afin de mener des campagnes systématiques d'injection de pannes sur la plateforme FPGA avec un minimum d'interventions manuelles. Le cadre automatise le cycle complet d'injection : initiation de l'injection, surveillance de la réponse du circuit sous test (DUT) via UART, journalisation des résultats et réinitialisation du SEM IP pour l'injection suivante. Trois études de cas démontrent l'applicabilité du cadre à différents types de conception. La première est une preuve de concept basée sur une machine à états finis (FSM) implémentée sous forme de trois instances parallèles pilotées par un registre à décalage à rétroaction linéaire configurable (cLFSR). Les deuxième et troisième études sont des campagnes d'injection de fautes sur deux coeurs de processeur souple RISC-V32I exécutant respectivement un générateur de suite de Fibonacci et un classificateur d'images binaires en virgule fixe.

Les résultats quantifient la fraction de bits critiques de chaque conception et caractérisent les comportements de défaillance produits par les SEU, notamment la corruption silencieuse des données, les erreurs de calcul et les blocages système. Le cadre est conçu pour être indépendant de la conception, ne nécessitant qu'un canal de communication UART, et est extensible à toute cible compatible avec le SEM IP. Ce travail comble une lacune dans l'évaluation automatisée de la fiabilité à l'aide du SEM IP d'AMD et fournit une méthodologie reproductible pour la caractérisation des SEU avant déploiement des conceptions à base de FPGA.

Type de document:	Mémoire ou thèse (Mémoire de maîtrise électronique)
Renseignements supplémentaires:	"Thesis presented to École de technologie supérieure in partial fulfillment of a master's degree with thesis in electrical engineering". Comprend des références bibliographiques (pages 85-89).
Mots-clés libres:	FPGA, perturbation de bit unique (SEU), injection de fautes, SEM IP, RISC-V, évaluation de la fiabilité, apprentissage profond, Zynq UltraScale+, automatisation
Directeur de mémoire/thèse:	Directeur(-trice) Thibeault, Claude
Codirecteur:	Codirecteur(-trice) de mémoire/thèse Darvishi, Mostafa
Programme:	Maîtrise en ingénierie > Génie électrique
Date de dépôt:	23 sept. 2026 18:47
Dernière modification:	23 sept. 2026 18:47
URI:	https://espace.etsmtl.ca/id/eprint/4104

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