Amélioration du processus de testabilité des circuits intégrés asynchrones dérivés de la topologie de conception d'Octasic

Lambert, Quentin (2019). Amélioration du processus de testabilité des circuits intégrés asynchrones dérivés de la topologie de conception d'Octasic. Mémoire de maîtrise électronique, Montréal, École de technologie supérieure.

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Résumé

Les circuits asynchrones regroupent une grande variété de technique de conception. Octasic, une entreprise montréalaise, conçoit des processeurs dédiés au traitement de signal (DSP) qui exploitent une solution asynchrone particulière de sa propre invention. La testabilité de ce type de circuit a déjà fait l’objet de précédents travaux de recherche qui ont mené au développement d’une première méthode de test et d’algorithme d’analyse. Cependant, l’aspect de l’automatisation de cette méthode qui est pourtant nécessaire à sa démocratisation n’a pour l’instant pas été traité.

Ce mémoire propose donc d’améliorer et d’automatiser autant que possible la méthode de test précédemment développée pour les circuits asynchrones qui utilisent la topologie de design des DSP d’Octasic. Contrairement à la méthode de test initial, le processus développé prend en charge la testabilité des machines à états finis et la gestion des structures de réseau d’horloges complexe qui peuvent contenir des registres. À travers plusieurs circuits asynchrones de différentes complexités, on introduit un flot de testabilité en partie automatisé qui débute à partir de la synthèse et se déroule jusqu’à la simulation des vecteurs de tests. De plus, on y présente un programme capable d’analyser l’arrangement interne des circuits pour intégrer et connecter les structures spécifiques à la technique de test. Enfin, on y expose le processus de création des procédures de test nécessaire à la génération automatisée des vecteurs de test.

Pour mesurer l’efficacité du flot de testabilité créé, des vecteurs de tests sont générés et simulés. Les tests menés grâce à l’outil d’ATPG (Automatic Test Pattern Generator) et la simulation des vecteurs de test nous permettent d’obtenir un taux de couverture de pannes de 76.08%. Ces tests exploitent la technique du launch-on-capture à vitesse nominale sur notre circuit le plus complexe, un microprocesseur mini-MIPS asynchrone dérivé de l’architecture des DSP d’Octasic et implémenté grâce à la technologie 45nm de Cadence.

Titre traduit

An improvement of testability in asynchronous integrated circuits derived from the design topology of Octasic

Résumé traduit

Asynchronous circuits include a wide variety of design techniques. Octasic, a Montreal - based company, designs digital signal processors (DSPs) that are using a particular asynchronous technique of its own invention. This type of circuit has already been the subject of previous research that led to the development of an initial test method and analysis algorithm. Yet, automation of a method is often needed to be democratized, and this technique has never been dealt with.

Hence, this thesis proposes to improve and automate as much as possible the previously-developed test method for asynchronous circuits that are using Octasic’s DSP structure. Unlike the initial method, the developed process supports testability of finite state machines and the management of complex clock networks that can contain registers. Across a variety of asynchronous circuits with variable complexity, we introduce a mostly-automated testability flow that starts from the synthesis of the design and runs until the test-vector simulation. In addition, it presents a program that can analyze internal structural arrangement of circuits to insert and connect specific modules of the test method. Finally, we explain how to write test procedures that are necessary to generate the test vectors with the automatic test-pattern generator (ATPG).

We generate test vectors and simulate them to measure the efficiency of our test method. The tests conducted with the ATPG tool and the simulation of the tests vectors allow us to obtain a test coverage rate of 76.08%. These tests exploit the launch-on-capture technique at nominal speed on our most complex circuit, an asynchronous mini-MIPS microprocessor derived from Octasic’s DSP architecture and implemented with the 45nm Cadence technology.

Type de document:	Mémoire ou thèse (Mémoire de maîtrise électronique)
Renseignements supplémentaires:	"Mémoire présenté à l'École de technologie supérieure comme exigence partielle à l'obtention de la maîtrise avec mémoire en génie électrique". Comprend des références bibliographiques (pages 183-187).
Mots-clés libres:	testabilité, circuits asynchrones, test de transition à vitesse nominale, automatisation
Directeur de mémoire/thèse:	Directeur de mémoire/thèse Thibeault, Claude
Programme:	Maîtrise en ingénierie > Génie électrique
Date de dépôt:	14 nov. 2019 18:58
Dernière modification:	14 nov. 2019 18:58
URI:	https://espace.etsmtl.ca/id/eprint/2379

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