Comparaison des stratégies de synchronisation pour circuits intégrés

Tremblay, Laurent (2024). Comparaison des stratégies de synchronisation pour circuits intégrés. Mémoire de maîtrise électronique, Montréal, École de technologie supérieure.

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Résumé

Le présent mémoire porte sur la comparaison de quatre stratégies de synchronisations retrouvées dans les circuits intégrés pour évaluer leurs performances suite à une implémentation avec les outils de conception assistée par ordinateur utilisés en industrie. On y retrouve trois stratégies reconnues dans la communauté scientifique, la stratégie synchrone, la stratégie asynchrone bundled-data et la stratégie du wave pipelining, ainsi qu’une nouvelle stratégie proposée par Michel Kafrouni, la stratégie pseudo-asynchrone avec emprunt d’horloge.

La loi de Moore, qui stipule que le nombre de transistors dans un circuit intégré double à chaque deux ans, a entraîné l’effervescence de l’utilisation de la stratégie de synchronisation synchrone dans l’industrie du semi-conducteur. Cependant, au cours de dernières années, on a pu noter un important ralentissement au niveau du développement des procédés de fabrication, limitant l’augmentation des performances d’un système utilisant cette stratégie.

À ce jour, on retrouve plusieurs stratégies de synchronisation proposant des améliorations face à la stratégie synchrone. En premier, on retrouve la stratégie asynchrone bundled-data, qui propose l’utilisation de contrôleurs afin d’autoréguler le cadencement du circuit. Ensuite, on retrouve la stratégie du wave pipelining, qui tente de pousser les limites des performances en modélisant les délais combinatoires comme une ligne de transmission. Finalement, on retrouve la stratégie pseudo-asynchrone avec emprunt d’horloge, qui propose un hybride entre la stratégie synchrone et la stratégie asynchrone pour exploiter leurs avantages.

Étant donné l’incompatibilité de conception des stratégies non synchrones avec les outils de conception assistée par ordinateur, des méthodes non conventionnelles ont dû être utilisées pour contraindre l’analyse statique des délais. Dans un premier temps, la méthode du local clock set a été utilisée pour modéliser la stratégie asynchrone. Par la suite, une nouvelle méthode a été conçue pour modéliser le Wave Pipelining en fonction des équations retrouvées dans la littérature scientifique. Enfin, une nouvelle méthode a également été conçue en collaboration avec Michel Kafrouni pour implémenter la stratégie pseudo-asynchrone avec emprunt d’horloge.

Les résultats obtenus dans la présente recherche ont permis de mettre en lumière le potentiel que propose la stratégie pseudo-asynchrone avec emprunt d’horloge. À performance égale aux autres stratégies, elle à démontré une réduction de la surface utilisée ainsi qu’une réduction de la puissance consommée pour les circuits de grande taille. Des améliorations à la méthode développée pour cette stratégie sont recommandées afin d’optimiser la consommation de la puissance associée au réseau de l’horloge sans intervention humaine.

Titre traduit

Comparison of synchronization strategies in integrated circuits

Résumé traduit

This thesis focuses on comparing four synchronization strategies found in integrated circuits to evaluate their performance after implementation with computer-aided design tools used in the industry. It includes three strategies recognized in the scientific community : the synchronous strategy, the asynchronous bundled-data strategy, and the wave pipelining strategy, as well as a new strategy proposed by Michel Kafrouni, the pseudo-asynchronous strategy with clock borrowing.

Moore’s Law, which states that the number of transistors in an integrated circuit doubles every two years, has led to the widespread use of the synchronous synchronization strategy in the semiconductor industry. However, in recent years, there has been a significant slowdown in the development of manufacturing processes, limiting the performance improvements of systems using this strategy.

To date, several synchronization strategies offer improvements over the synchronous strategy. First, there is the asynchronous bundled-data strategy, which uses controllers to self-regulate the circuit’s timing. Next is the wave pipelining strategy, which pushes performance limits by modelling combinational delays as a transmission line. Finally, there is the pseudo-asynchronous strategy with clock borrowing, which proposes a hybrid between the synchronous and asynchronous strategies to exploit their advantages.

Due to the design incompatibility of non-synchronous strategies with computer-aided design tools, unconventional methods had to be used to constrain static timing analysis. First, the local clock set method was used to model the asynchronous strategy. Next, a new method was designed to model wave pipelining based on equations found in the scientific literature. Finally, a new method was also designed in collaboration with Michel Kafrouni to implement the pseudo-asynchronous strategy with clock borrowing.

The results obtained in this research highlighted the potential offered by the pseudo-asynchronous strategy with clock borrowing. At equal performance to the other strategies, it demonstrated a reduction in the area used as well as a reduction in power consumption for large circuits. Improvements to the method developed for this strategy are recommended to optimize power consumption associated with the clock network without human intervention.

Type de document:	Mémoire ou thèse (Mémoire de maîtrise électronique)
Renseignements supplémentaires:	"Mémoire présenté à l’École de technologie supérieure comme exigence partielle à l’obtention de la maîtrise avec mémoire en génie électrique". Comprend des références bibliographiques (pages 111-116).
Mots-clés libres:	circuits intégrés, synchronisation
Directeur de mémoire/thèse:	Directeur de mémoire/thèse Thibeault, Claude
Programme:	Maîtrise en ingénierie > Génie électrique
Date de dépôt:	20 mars 2025 19:13
Dernière modification:	20 mars 2025 19:13
URI:	https://espace.etsmtl.ca/id/eprint/3552

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