Conception et réalisation d'un filtre à décimation parallélisé sous forme de noyau programmable

Dia, Serigne Mbaye Fallo (2006). Conception et réalisation d'un filtre à décimation parallélisé sous forme de noyau programmable. Mémoire de maîtrise électronique, Montréal, École de technologie supérieure.

Prévisualisation

PDF Télécharger (3MB) | Prévisualisation

Résumé

Plusieurs applications radio utilisent de plus en plus de hautes fréquences d'échantillonnage qui permettent de numériser directement les signaux radio fréquence (RF). Ceci permet de réduire les composants analogiques qui sont coûteux et peu flexibles. Une autre tendance dans les dispositifs modernes de télécommunication, en l'occurence les transmetteurs multi-mode, bénéficie aussi de cette numérisation en haute fréquence. Idéalement, tous les modes d'opération supportés doivent utiliser le même étage frontal de traitement analogique et numérique. De ce fait, avec la faisabilité de convertisseurs analogique/numérique utilisant des fréquences d''échantillonnage de l'ordre des GHz (AT84AS008GL de Atmel, Max108 de Maxim et ADC08D1500 de National Semiconductor), l'unité de traitement numérique est poussée à fonctionner à une fréquence de l'ordre des GHz aussi. Cependant, l'implémentation CMOS d'un filtre à décimation fonctionnant à cette fréquence peut poser problème. Une solution à ce problème est de faire du traitement parallèle.

D'un autre coté, l'évolution rapide de la microélectronique a mis à la disposition des concepteurs de FPGA comme d'ASIC des puces intégrant de plus en plus de portes, permettant d'intégrer des systèmes de plus en plus complexes sur une même puce. Ainsi, en gardant un processus de conception identique à ce qui se fait à l'heure actuelle, il faudrait augmenter la taille des équipes de développement et ceci malgré l'évolution des outils et des méthodes. Toutefois, il est démontré qu'au-delà d'une dizaine d'ingénieurs travaillant sur une même puce, l'efficacité n'évolue plus de manière proportionnelle avec l'augmentation de la taille de l'équipe. Ainsi, il apparaît une faille de productivité. Une méthodologie possible pour exploiter cette faille est le design-reuse, permettant de réutiliser dans un autre contexte des modules déjà conçus.

Ainsi, l'objectif principal de ce mémoire est de concevoir et de réaliser un filtre à décimation qui offre la possibilité d'opérer à une haute fréquence d'échantillonnage de l'ordre des GHz avec une complexité réduite. Ce filtre doit être réalisé sous forme de noyau programmable avec les moyens technologiques disponibles tels que les FPGA. Trois tecniques ont été étudiées. La première et la deuxième technique consistent à utiliser respectivement les filtres RIF et les filtres RIL. La troisième, quand à elle, utilise les filtres Cascaded Integrator and Comb (CIC) où plusieurs structures ont été analysées et évaluées.

Titre traduit

Conception and realization of a polyphase decimation filter core

Résumé traduit

One of the trends in modem telecommunication devices is to push the analog/digital boundary as close to the antenna as possible, thus reducing the need of large and costly analog components. This means that we prefer either digitizing intermediate frequency (IF) signal at the highest frequencies practical or even directly digitizing radio frequency signal. Another current trend, namely the use of multi-mode transceivers, also benefits from digitizing the signal at a high IF. Ideally, all the supported operating modes would need only a single analog and digital signal processing (DSP) front-end. With the feasibility of GHz sampling frequency analog to digital converter based on time interleaving ( AT84AS008GL of Atmel, Max108 of Maxim and ADC08Dl500 of National Semiconductor), the DSP is pushing toward GHz rate for decimation. However, CMOS implementation of digital downconversion (or decimation) at such a high frequency could be a problem. One solution to this problem is to use parallel processing. A wise way to implement parallel structure in DSP is polyphase decomposition.

Silicon technology has progressed to allow chip with tens of millions of transistors. This not only promises new levels of integration onto a single chip, but also allows more features and capabilities in reprogrammable technology. Keeping the same conception process as what is done actually, the number of designers must be increased. But it has been proven that over a ten of engineers working on the same chip, the efficiency is no longer growing proportionally with the number of engineers. So, the exploitation of the chip resources, in a reasonable design time, is practically impossible. A solution to this problem is the design-reuse.

Thus, the goal of this project is to build a parameterized, flexible and very high speed firmware digital decimation filter VHDL core with reasonable complexity. The target device is an FPGA since they are appropriate choices for demanding real-time signal processing, as they typically include dedicated memory blocks and multipliers that greatly enhance the computing capabilities. Hence, three techniques are considered. The first one consists of using FIR filters. The second one uses IIR filters and the third one the Cascaded Integrator and Comb filter (CIC). A number of various architectures are evaluated and compared and the best one is implemented in VHDL.

Type de document:	Mémoire ou thèse (Mémoire de maîtrise électronique)
Renseignements supplémentaires:	"Mémoire présenté à l'École de technologie supérieure comme exigence partielle à l'obtention de la maîtrise en génie électrique". Bibliogr.: f. [140]-142. Chap. 1. Concepts de base des filtres à décimation -- Chap. 2. Spécifications et choix de l'architecture -- Chap. 3. Paramètres de conception des filtre [i.e. filtres] CIC décimateurs -- Chap. 4. Implémentation du filtre en VHDL et sa réalisation sur FPGA -- Chap. 5. Comparaison avec des cores commerciaux.
Mots-clés libres:	Architecture, CIC, Commercial, Complexite, Conception, Core, Decimateur, Decimation, Echantillonnage, Filtre, FPGA, Frequence, GHz, Haut, Noyau, Parallelise, Programmable, Reduit, VHDL
Directeur de mémoire/thèse:	Directeur de mémoire/thèse Gagnon, François
Codirecteur:	Codirecteur Thibeault, Claude
Programme:	Maîtrise en ingénierie > Génie électrique
Date de dépôt:	07 mars 2011 20:47
Dernière modification:	03 nov. 2016 00:28
URI:	https://espace.etsmtl.ca/id/eprint/519

Gestion Actions (Identification requise)

Dernière vérification avant le dépôt