Conception, simulation et réalisation d'un égaliseur fréquentiel basé sur l'algorithme FBLMS

Lefebvre, Pierre-Luc (2006). Conception, simulation et réalisation d'un égaliseur fréquentiel basé sur l'algorithme FBLMS. Mémoire de maîtrise électronique, Montréal, École de technologie supérieure.

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Résumé

La transmission radio à haut débit par le biais de canaux à multiples trajets requière un égaliseur avec une longue réponse à l'impulsion. La complexité de calcul d'un algorithme d'égalisation basé sur la méthode LMS croît avec le carré du nombre de coefficients. L'application fréquentielle de cet algorithme constitue une alternative intéressante du point de vue complexité de calcul. En tirant profit des algorithmes performants de transformés de Fourier et du fait qu'une multiplication point à point dans le domaine fréquentiel correspond à une convolution dans le domaine temporel, la quantité de multiplications de l'algorithme FBLMS augmente en fonction du nombre de coefficients suivant une loi nlogn.

Dans le cadre de ce projet de maîtrise, nous avons adapté l'algorithme FBLMS pour créer un égaliseur dans le domaine fréquentiel qui consomme une faible quantité de multiplicateurs relativement à son homonyme temporel. Implémenté sous forme de noyau VHDL, sa structure régulière et portable peut satisfaire diverses applications implémentées sur une plate forme FPGA ou ASIC sans modifications majeures.

Le haut degré de configurabilité de cet égaliseur permet à l'usager d'employer de 4 à 256 coefficients, en plus de programmer la table de décision pour accommoder les constellations M-QAM. Trois modes de convergence peuvent être programmés pendant le traitement. Soit les modes aveugle, auto dirigé et entraîné. Les résultats de placements et de routage indiquent que le module FBMMA3M peut traiter jusqu'à 37,5 Msym/s, soit 225 Mbps avec une modulation 64-QAM.

Nous avons abordé la conception de l'égaliseur FBMMA3M en créant un modèle de simulation en point flottant dans lequel nous avons inséré un canal SUI. Plusieurs contextes de communications ont été vérifiés pour caractériser le comportement de l'algorithme. Puis, avec une traduction en point fixe de ce model, nous avons établi la quantification de l'algorithme afin d'effectuer son implémentation matérielle.

Titre traduit

Design, simulation and realization of a frequential equalizer based on the FBLMS algorithm

Résumé traduit

High data rate radio transmissions over multipath channels requires equalizers that cover a large amount of symbols. The computation complexity of an equalization algorithm based on the LMS method grows with the square of the number of coefficients. The frequential application of this algorithm constitutes an interesting alternative from a computation complexity point of view. By taking advantage of the efficient algorithms for discrete Fourier transform computation and the fact that point wise multiplication in the frequency domain is equivalent to convolution in time domain, the amount of multiplications of the FBLMS algorithm grows according to a nlogn law.

Within the framework of this master degree project, we adapted the FBLMS algorithm to design a frequency domain equalizer which requires a small number of multipliers relative to its time domain homonym. Implemented in the form of a VHDL core, its regular and portable structure can satisfy diverse applications needs, whether FPGAs or ASICs without major modifications.

The high configurable architecture of this equalizer makes it possible to use from 4 to 256 coefficients, in addition to support M-QAM constellations. Three convergences modes can be programmed during the process. That is, it can be used in blind mode, data directed mode and training sequence mode. The results of place and route analysis indicates that the FBMMA3M module can deal with up to 37,5 Msym/s, or 225 Mbps with a 64-QAM modulation scheme.

We approached the design of the FBMMA3M equalizer by creating a simulation model in floating point in which we inserted a SUI channel. Severa! contexts of communications were parsed to characterize the algorithm behavior. And with a fixed point translation of the model, we were able to set the quantization of the algorithm for the hardware implementation.

Type de document:	Mémoire ou thèse (Mémoire de maîtrise électronique)
Renseignements supplémentaires:	"Mémoire présenté à l'École de technologie supérieure comme exigence partielle à l'obtention de la maîtrise en génie électrique." Bibliogr : f. [155]-157.
Mots-clés libres:	Égaliseurs (Électronique) Conception et construction.
Directeur de mémoire/thèse:	Directeur de mémoire/thèse Gagnon, François
Codirecteur:	Codirecteur Belzile, Jean
Programme:	Maîtrise en ingénierie > Génie électrique
Date de dépôt:	15 mars 2011 20:45
Dernière modification:	03 nov. 2016 23:42
URI:	https://espace.etsmtl.ca/id/eprint/540

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