Enhancement and validation of a test technique for integrated circuits

El-Kafrouni, Roger (2010). Enhancement and validation of a test technique for integrated circuits. Mémoire de maîtrise électronique, Montréal, École de technologie supérieure.

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Résumé

This thesis focuses on a scan-based delay testing technique that was recently developed at ETS. This new approach, called Captureless Delay Testing (CDT), has been proposed as a technique that complements traditional methods of test, ensuring the integrated circuits will function at their proposed clock speed, further improving the test coverage of the particular type of test. Furthermore, CDT incorporates the use of sensors enabling the detection of the presence of transitions at strategic locations.

The purpose of this project is to improve on certain aspects of this novel technique. At first, we analyze the delay distribution of the non-covered nodes by traditional methods of test, in order to develop the best way possible of placement of the CDT sensors. We present, using Perl Language, the ensemble of tools developed for this purpose. The end results obtained confirm that the paths that pass through the non-covered nodes are longer than those that traverse the covered ones. The difference between the two types of paths exceeds 20%) of the clock period when considering the shorter path delay values.

Secondly, we propose a fially automated algorithm that enables, at the earliest stages of the test vectors generation process: 1) the identification of the non-covered nodes, 2) the identification of the placements of the CDT sensors at the inputs of the flip-flops for further improvement of the test coverage, and 3) the minimization of the number of sensors with regards to requirements. Our results indicate that when we apply CDT on top of transitionbased fault model we can improve the test coverage by 5%. Moreover, the algorithm of CDT sensors minimization allows a reduction of more than 85% the number of those sensors with a minimal test coverage loss, on average of 1.6%.

Titre traduit

Amélioration et validation d'une technique de test pour circuits intégrés

Résumé traduit

Ce memoire s'interesse a une approche de test recemment developpee a I'ETS. Cette approche, appelee methode de test dc delai sans capture (Capture-less Delay Testing, CDT), a ete proposee comme technique complementaire aux approches plus traditionnelles de test visant a s'assurer que les circuits integres fonctionnent a la frequence prevue, afin d'ameliorer la couverture de test de ce type de test. CDT utilise entre autres des capteurs permettant de detecter la presence de transitions a des endroits strategiques.

L'objectif de ce projet est d'ameliorer certains aspects de cette nouvelle approche. Dans un premier temps, nous allons analyser la distribution de delai des noeuds non couverts par les methodes traditionnelles de test, afin de developper la meilleure maniere de deployer les capteurs CDT. Nous presentons I'ensemble d'outils, utilisant le langage Perl, developpe a cette fin. Les resultats obtenus confirment que les chemins passant par les noeuds non couverts sont plus longs que ceux qui passent par les noeuds couverts. La difference entre les deux types de chemins represente plus de 20% de la periode d'horloge si Ton considere les delais des chemins les plus courts.

Dans un deuxieme temps, nous proposons un algorithme entierement automatise qui permet, pendant les premieres etapes du processus de generation automatise des vecteurs de test: 1) d'identifier les noeuds non couverts, 2) d'identifier les emplacements des senseurs CDT sur les entrees des bascules afin d'ameliorer la couverture de test, et 3) de minimiser le nombre de senseurs selon le besoin. Nos resultats indiquent que lorsque nous appliquons CDT en complement aux methodes transitionnelles basees sur le modele de pannes de type transition nous pouvons augmenter la couverture de test de pres de 5%. De plus, ralgorithme de minimisation du nombre de senseurs de CDT permet de reduire dc plus de 85% le nombre de ces senseurs avec une perte de couverture minimale, en moyenne de 1.6%.

Type de document:	Mémoire ou thèse (Mémoire de maîtrise électronique)
Renseignements supplémentaires:	"Thesis presented to École de technologie supérieure in partial fulfillment of the requirements for a master's degree in electrical engineering". Bibliogr : f. [90]-92.
Mots-clés libres:	Circuits intégrés Vérification Automatisation. circuits integres analogiques, generateur algorithmique de sequence de test, methode de test de delai sans capture, methode de test pour circuits integres
Directeur de mémoire/thèse:	Directeur de mémoire/thèse Thibeault, Claude
Programme:	Maîtrise en ingénierie > Génie électrique
Date de dépôt:	21 mars 2011 15:23
Dernière modification:	18 janv. 2017 22:49
URI:	https://espace.etsmtl.ca/id/eprint/638

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