Conception et réalisation CMOS d'un détecteur de puissance RF pour un système automatique d'apadptation d'impédance

Richardson, François Dominique (2011). Conception et réalisation CMOS d'un détecteur de puissance RF pour un système automatique d'apadptation d'impédance. Mémoire de maîtrise électronique, Montréal, École de technologie supérieure.

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Résumé

Le détecteur de puissance RF est un élément critique des SAAI (Système Automatique d’Adaptation d’Impédance) qui sont de plus en plus intégrés aux appareils de communications sans-fils. En effet, les caractéristiques du détecteur de puissance ont une importance significative sur les performances du SAAI. Tout d’abord, la précision avec laquelle le SAAI pourra adapter une charge et une source est directement liée à la plage dynamique du détecteur de puissance. Puis, la résolution du détecteur de puissance détermine la perte d’insertion du SAAI. En outre, le détecteur de puissance est responsable d’une grande portion de la consommation de puissance du SAAI. Les avantages liés à l’utilisation d’un SAAI, notamment l’augmentation de l’efficacité du système de communication, sont donc intimement liés aux performances du détecteur de puissance qui le compose.

Dans le but d’intégrer un SAAI complet sur une puce, une nouvelle architecture de détecteur de puissance RF est développée dans ce mémoire. La plage dynamique du détecteur est distribuée sur trois unités de détection à faible consommation de puissance. Cette architecture permet ainsi d’opérer les transistors dans leur région d’opération optimale sur une plage dynamique supérieure aux autres détecteurs de puissance CMOS à faible consommation ayant fait l’objet de publications récentes.
La plage dynamique du détecteur de puissance distribué devient ainsi comparable à celle des détecteurs de puissance à amplificateur limiteurs (typiquement utilisés pour la détection de puissance dans les circuits CMOS), tout en ayant une consommation de puissance plus faible.

Dans ce document, la conception d’un détecteur de puissance RF distribué ainsi que sa réalisation sont présentées. Un circuit intégré occupant une surface de 2 mm2 a été réalisé avec un procédé CMOS 0.13 μm de IBM via CMC Microsystems. Les résultats expérimentaux obtenus par ce circuit confirment une plage dynamique de 35 dB, sur une bande de fréquences de 500 MHz à 4 GHz. La consommation de puissance du circuit intégré est de 0.554 mW. Ces résultats comparent avantageusement ce détecteur e puissance RF CMOS aux autres détecteurs dont les données ont été récemment publiées. De ce fait, le détecteur de puissance conçu et réalisé dans le cadre de cette maitrise sera l’objet d’une publication lors de la conférence internationale IEEE NortheastWorkshop on Circuits and Systems (IEEE NEWCAS 2011).

Titre traduit

Design of a CMOS RF power detector for an automatic impedance matching system

Résumé traduit

An RF power detector is a critical component of AIMS (Automatic Impedance Matching Systems) which are increasingly used in wireless communication devices. The RF power detector characteristics have a significant importance on AIMS performances. First, the impedance matching accuracy of the AIMS is linked to the dynamic range of the power detector. Also, the insertion loss of the AIMS is determined by the sensitivity of the power detector. Furthermore, the power consumption of the power detector is typically a significant proportion of the AIMS overall power consumption. Therefore, the main advantage of using an AIMS - the increase of the wireless communication system efficiency - is directly linked to the performances of its RF power detector.

The subject of this Thesis is the design and implementation of a novel RF power detector architecture for an AIMS to be integrated in a System on a Chip. The dynamic range of the power detector is distributed over three low power consumption detection units. This architecture allows operating the transistors in their optimum polarization region over a wider dynamic range than other recently published low-power CMOS RF power detectors. Hence, the dynamic range of the proposed RF power detector is comparable to the dynamic range obtained by limiting-amplifier power detectors, which are typically employed in CMOS power detection, but with lower power consumption.

This document presents the design of the distributed RF power detector and its CMOS implementation. An integrated circuit was fabricated using a CMOS 0.13 μm process provided by IBM through CMC Microsystems. The chip area is 2 mm2 (including bonding pads). Experimental results show a 35 dB dynamic range over a frequency range from 500 MHz to 4 GHz. The power consumption of the integrated circuit is 0.554mW. These results outperform those of recently published work in this field. The RF power detector designed during this Master’s degree will be the topic of a publication at the IEEE NortheastWorkshop on Circuit and Systems (IEEE NEWCAS 2011).

Type de document:	Mémoire ou thèse (Mémoire de maîtrise électronique)
Renseignements supplémentaires:	"Mémoire présenté à l'École de technologie supérieure comme exigence partielle à l'obtention de la maîtrise en génie électrique". Bibliogr. : f. [139]-142.
Mots-clés libres:	Adaptation d'impédance Automatisation. MOS complémentaires. Transmission sans fil Appareils et matériel. CMOS, Détecteur, Puissance, RF, SAAI
Directeur de mémoire/thèse:	Directeur de mémoire/thèse Gagnon, Ghyslain
Codirecteur:	Codirecteur Kouki, Ammar B.
Programme:	Maîtrise en ingénierie > Génie électrique
Date de dépôt:	19 mai 2011 20:51
Dernière modification:	28 févr. 2017 21:45
URI:	https://espace.etsmtl.ca/id/eprint/883

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