Adaptation de l'approche de test CDIDDQ aux circuits programmables FPGA

Khaled, Haithem (2011). Adaptation de l'approche de test CDIDDQ aux circuits programmables FPGA. Mémoire de maîtrise électronique, Montréal, École de technologie supérieure.

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Résumé

Ce mémoire propose l’adaptation de la technique de test de courts-circuits CDIDDQ, développée au départ pour les circuits intégrés de type ASIC, pour le test des circuits intégrés configurables de type FPGA à base de SRAM. Après une présentation de l'architecture des circuits ciblés et une revue de littérature dans le domaine du test de ce genre de circuits, une stratégie générale d’adaptation de la technique de test aux interconnections de ces circuits est proposée. Le processus d’adaptation débute par la validation expérimentale de la technique de test en l’appliquant à un circuit ASIC émulé dans un FPGA. Ceci permet de généraliser l’application de la technique aux tests dépendants de l’application et de bénéficier de taux de couverture qu’elle offre qui peut atteindre plus de 90%.

En second lieu, le processus est appliqué d’une manière indépendante de l’application. Dans ce cadre, l’adaptation de la technique a été effectuée pour le test des interconnections des FPGAs. Pour ce faire, une nouvelle structure de configuration est proposée. Elle consiste à mettre sous forme de peignes entrelacés l’ensemble des interconnections ciblées, à savoir les lignes horizontales doubles nord du FPGA Spartan 3e de la compagnie Xilinx. Cette forme de configuration est novatrice et permet de minimiser le nombre de configurations nécessaires durant le processus de test. La mise en place de la technique est assurée par un outil de configuration automatique de la structure développé dans le cadre de ce mémoire. Une plateforme de test à faible coût, développée à partir de deux plateformes commerciales, est utilisée pour valider expérimentalement les concepts. Les résultats obtenus avec cette strategie montrent une nette diminution du temps de test pour une couverture des pannes de 100% comparés aux solutions basées sur des techniques plus complexes.

Résumé traduit

This thesis proposes the adaptation of the CDIDDQ test technique, primarily developed for ASICs, to test configurable SRAM-Based FPGA circuits. After presenting the architecture of these target circuits and reviewing some of the test configuration literature, a general strategy for adapting the technique to test the interconnections of these circuits is proposed. The adaptation process starts with the experimental validation of the test technique by applying it to an ASIC circuit emulated in an FPGA. This results allows the use of this kind of technique for the application dependant testing and benefits of its coverage which can reach more than 90%.

Secondly, the process is applied independently of the application. In this context, the adaptation of the technique is specifically done for testing some FPGA interconnects. For that purpose, a new configuration strategy is proposed to put all the interconnections in the shape of an interleaved comb structure. The proposed configuration is innovative and contributes to reduce test time. The strategy uses a new script-based auto- configuration tool, developed for the target FPGA interconnect, namely the horizontal north double lines in the Xilinx Spartan 3e FPGA. A very low cost test platform merging two commercial boards is designed to experimentally validate the concept. The results obtained show that 100% fault coverage is achieved with a significant reduction in test time compared to the existing solutions.

Type de document:	Mémoire ou thèse (Mémoire de maîtrise électronique)
Renseignements supplémentaires:	"Mémoire présenté à l'École de technologie supérieure comme exigence partielle à l'obtention de la maîtrise en génie électrique" Bibliogr. : f. [109]-111.
Mots-clés libres:	Courts-circuits. Réseaux logiques programmables par l'utilisateur. Interconnexions (Technologie des circuits intégrés) ASIC, CDIDDQ, Configuration, Dépendant, Indépendant, Peigne SRAM, Stratégie, Structure, Test, FPGA.
Directeur de mémoire/thèse:	Directeur de mémoire/thèse Thibeault, Claude
Programme:	Maîtrise en ingénierie > Génie électrique
Date de dépôt:	13 déc. 2011 16:55
Dernière modification:	23 févr. 2017 20:52
URI:	https://espace.etsmtl.ca/id/eprint/940

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