Étude de faisabilité d'une méthodologie de test exploitant le test par le courant IDDQ, et l'intéraction d'autres méthodes de test de diagnostic

Hariri, Yassine (2008). Étude de faisabilité d'une méthodologie de test exploitant le test par le courant IDDQ, et l'intéraction d'autres méthodes de test de diagnostic. Thèse de doctorat électronique, Montréal, École de technologie supérieure.

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Résumé

Cette thèse porte globalement sur l'élaboration d'une méthodologie permettant d'améliorer le test des circuits intégrés (CI), et ce, en utilisant des concepts propres au diagnostic et en se basant sur l'interacfion des méthodes de test existantes. Le premier objectif de cette thèse est la généralisation plus poussée de la méthode de diagnostic basée sur les signatures probabilistes du courant AIDDQ, et ce, à plusieurs niveaux.

D'une part, nous avons développé plusieurs modèles de pannes de courts-circuits incluant la totalité des types de portes logiques de la technologie CMOS 0.35|xm. D'autre part, nous avons amélioré la technique de réduction des sites physiques de courts-circuits; nous parlons de celle basée sur les résultats des sorties erronées du circuit sous test obtenus à l'aide de son émulation (ou son test). Cette technique supportait des circuits purement combinatoires.

L'améliorafion apportée permet maintenant d'ufiliser cette technique sur des circuits séquentiels. Nous avons également présenté les derniers résultats de réduction des sites de court-circuit, et ce. en se basant sur les signatures AIDDQ, les capacités parasites de routage extraites du dessin des masques et les erreurs logiques observées à la sortie du circuit, et ce, pour les technologies 0.35|a.m et 90nm. La combinaison de ces trois techniques réduit significativement le nombre de sites de courts-circuits à considérer dans le diagnostic. Les résultats de simulation confirment que le nombre de sites de court-circuit est réduit de O(N') à 0(N), où N est le nombre de noeuds dans le circuit. Du coté de l'outil logiciel permettant l'émulation de la méthode de diagnostic proposée, nous avons complété sa conception, et nous avons défini les conditions permettant son utilisation dans un environnement de test en temps réel.

Le deuxième objectif de cette thèse est l'introduction d'une nouvelle stratégie d'optimisation pour le test adaptatif de haute qualité. La stratégie proposée permet dans un premier temps de couvrir les pannes qui habituellement ne causent pas une consommation anormale du courant IDDQ avec le minimum de vecteurs possibles qui sont appliqués à tous les circuits; et dans un deuxième temps, propose deux pistes de traitement pour les pannes qui habituellement causent une élévation du courant IDDQ- Le traitement a priori (prévision) est basé sur l'ajout d'autres vecteurs de test pour couvrir les sites non couverts par les tests logiques ou de délais. Le traitement a posteriori (guérison) est basé sur un diagnostic rapide sur les sites non couverts. Nous faisons appel à la méthode de diagnostic proposée avec quelques modifications. Ce traitement correspond à une stratégie d'optimisation visant à n'appliquer les vecteurs supplémentaires que sur les CI montrant des symptômes particuliers.

Titre traduit

Feasibility study of a current-based testing methodology and of the interaction of other testing and diagnosis methods

Résumé traduit

This thesis relates to the development of a methodology improving the test of integrated circuits by using concepts suitable for diagnosis and the interaction of exisfing test methods.

The prime objective of this thesis is the improvement of the diagnosis method based on AIDDQ probabilistic signatures. First, we developed several bridging fault models including all logic gates of the 0.35um technology. Second, we improved the bridging fault site reduction technique based on failing primary outputs. This technique supported only combinational circuits. The improved one can be applied to sequential circuits. We had also presented the last results of bridging fault site reduction for the 0.35um and 90nm technologies. These results are obtained by combining three different data sources. The first data source is a set of IDDQ measurements used to identify the most probable fault type. The second source is a list of parasitic capacitances extracted from layout and used to create a list of realistic potential bridging fault sites. The third source is logical faults detected at the primary outputs (including scan flip flops), used to limit the number of suspected gates. Combining these data significantly reduces the number of potential bridging fault sites to consider in the diagnosis process. Simulation results confirm that the number of potential bridging fault sites is reduced from 0(N2) to 0(N), where N is the number of nodes in the circuit. On the software aspects of the tool allowing the emulation of the proposed diagnosis method, we completed its design, and we defined conditions allowing its use in a real time testing environment.

The second objective of this thesis is the introduction of a new adaptive test optimization strategy. This strategy first targets faults that usually do not cause any increase in quiescent current with the minimum of test vectors, which are applied to all circuits. Then, proposes two different techniques for faults that usually cause an increase in quiescent current. The first technique (forecast) is based on the addition of other test vectors to cover the non covered sites by the logical or delay test vectors. The second technique (cure) is based on a fast diagnosis on the non covered sites. We propose the use of our diagnosis method with some modifications. This technique relates to an optimization strategy aiming at applying the additional test vectors only to circuits showing particular symptoms.

Type de document:	Mémoire ou thèse (Thèse de doctorat électronique)
Renseignements supplémentaires:	"Thèse présentée à l'École de technologie supérieure comme exigence partielle à l'obtention du doctorat en génie" Bibliogr : f. [127]-134.
Mots-clés libres:	adaptatif, circuit, courant, diagnostic, faisabilite, haut, integre, interaction, methodologie, optimisation, probabiliste, qualite, signature, test, validation
Directeur de mémoire/thèse:	Directeur de mémoire/thèse Thibeault, Claude
Programme:	Doctorat en génie > Génie
Date de dépôt:	09 août 2010 14:19
Dernière modification:	17 déc. 2016 01:45
URI:	https://espace.etsmtl.ca/id/eprint/113

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