Conception d’un convertisseur multiniveau basé sur une commande par FPGA et un lien de communication série à faible latence

Rivest, Jérôme (2016). Conception d’un convertisseur multiniveau basé sur une commande par FPGA et un lien de communication série à faible latence. Mémoire de maîtrise électronique, Montréal, École de technologie supérieure.

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Résumé

Les topologies multiniveaux suscitent de plus en plus d’intérêt pour les applications de conver-tisseurs de haute et moyenne puissance, du fait de leur modularité et leur flexibilité. Ce mouvement est appuyé par la recherche dans les domaines académique et industriel qui adresse les problématiques liées à ces nouvelles technologies. L’obtention de modèles fiables est l’un des objectifs de ces travaux, car cela constitue la base du développement de nouveaux algorithmes de commande.

La réalisation d’une maquette de convertisseur Modular Multilevel Converter (MMC) permettant la validation expérimentale de modèles est le sujet de ce mémoire. Ce projet est réalisé en partenariat avec l’entreprise Opal-RT Technologies, qui se spécialise dans la simulation temps réel. Il est donc proposé de réaliser une maquette MMC qui s’interface directement avec un simulateur Opal-RT. Pour y parvenir, un lien de communication série d’une latence de 550 ns a été développé pour transmettre la commande vers des contrôleurs locaux de sous-modules. La conception de ce lien, de même que la réalisation des cartes de sous-modules, sont décrites en détail. Les tests des différentes composantes sont présentés au fur et à mesure de la conception.

Le mémoire se termine avec l’assemblage du prototype complet de 60 sous-modules permettant un fonctionnement en convertisseur CC-CA triphasé de 11 niveaux. Une commande de régulation de la tension des sous-modules basée sur le tri sélectif est réalisée sur FPGA. Les performances de cette commande sont présentées pour un fonctionnement à 4,65 kW.

Titre traduit

Design of a multilevel converter with FPGA based control and low-latency serial communication

Résumé traduit

Mulilevel topologies attract more interest in the field of medium and high power converters as a result of their scalability and flexibility. This trend is supported by academic and industrial research which tackle the known issues and limitations of this new technology. Defining reliable numerical models is one objective of this work since it is the starting point to develop new control algorithm.

The goal of this master thesis is to design a Modular Multilevel Converter (MMC) test bench to perform experimental validation of numerical models. This project is made within a partnership with Opal-RT which specializes in the field of real-time simulation. The proposal is to build a lab-scale MMC test bench which directly connects to an Opal-RT simulator. To achieve this, a serial communication link with a 550 ns latency is developed to transmit control signals to a local submodule controller. The design process of this link and the development of the submodules is decribed in details. The components tests are shown progressively during the design process.

This works ends with the assembly of a complete 60 submodules prototype to operate as a 11 levels DC-AC three phase converter. A submodule voltage balancing algorithm based on sorting is implemented on FPGA. The experimental results of this control are given for a 4.65 kW operating point.

Type de document:	Mémoire ou thèse (Mémoire de maîtrise électronique)
Mots-clés libres:	MMC, communication série, commande par FPGA, convertisseur de puissance
Directeur de mémoire/thèse:	Directeur de mémoire/thèse Fortin Blanchette, Handy
Programme:	Maîtrise en ingénierie > Génie électrique
Date de dépôt:	28 janv. 2021 14:37
Dernière modification:	28 janv. 2021 14:37
URI:	https://espace.etsmtl.ca/id/eprint/1678

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