Nouvelle technique de test de type délai plus robuste à la variation d'impédance du réseau de distribution d'alimentation

Louati, Ali (2017). Nouvelle technique de test de type délai plus robuste à la variation d'impédance du réseau de distribution d'alimentation. Mémoire de maîtrise électronique, Montréal, École de technologie supérieure.

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Résumé

De nos jours, le test de balayage à vitesse nominale (SBAST, Scan Based at-Speed Testing) est l’approche de test de type délai la plus dominante. Ce type de test vient avec certains inconvénients, comme le bruit de tension d’alimentation (PSN, Power Supply Noise) produit pendant le mode test, qui diffère de celui induit pendant le mode fonctionnel. Quelques techniques de test de type SBAST ont été développées pour réduire cette chute de tension. Mais un aspect particulier a été négligé dans la littérature, à savoir l’impact de la variation d’impédance du réseau de distribution d’alimentation (PDN, Power Delivery Network) sur les tests de type délai.

Ce projet de maîtrise présente une nouvelle technique de test SBAST, nommée (OCAS, One Clock Alternated Shift) pour minimiser l’impact potentiel de la variation d’impédance du réseau de distribution d’alimentation. La stratégie derrière cette nouvelle technique est d’imiter autant que possible le signal d’horloge du mode fonctionnel. Le but de cette imitation est d’obtenir des conditions de distribution d’alimentation similaires à celle du mode fonctionnel pour protéger le circuit en mode test contre les variations de Vdd dues aux variations d’impédance. Comme cas d’étude, nous considérons la variation d’impédance du PDN qui peut se produire avec les circuits intégrés 3D avec la variation du nombre de puces du circuit sous test (CUT, Circuit Under Test).

Les résultats des simulations HSPICE montrent que la technique OCAS est moins sensible à une telle variation d’impédance et qu’elle surpasse les principales techniques existantes de SBAST. De plus, les résultats de la couverture des pannes de transition de la technique OCAS obtenue avec les outils (ATPG, Automatic Test Pattern Generation) sont fort acceptables. Cependant, le nombre de vecteurs de test nécessaires pour y parvenir sont plus élevés, en raison des limitations de ces outils.

Résumé traduit

Nowadays, Scan Based at-Speed Testing (SBAST) is the most dominant delay testing approach. This type of test comes with some drawbacks, such as power supply noise (PSN) produced during the test mode, which differs from that induced during the functional mode. Some SBAST techniques have been proposed to reduce PSN. However, one particular aspect has been overlooked in the literature, namely the impact of Power Distribution Network (PDN) impedance variation on delay testing.

This thesis presents a new SBAST test technique, called One Clock Alternated Shift (OCAS), to minimize the potential impact of the PDN impedance variation. The strategy behind this new technique is to mimic as much as possible the clock signal of the functional mode. The purpose behind this strategy is to obtain power distribution conditions similar to those of the functional mode in order to protect the circuit under test mode against power variations due to impedance variation. As a case study, we consider the PDN impedance variation that can occur with 3D integrated circuits, more specifically when a top die under test is bounded over a stack of different sizes.

HSPICE simulation results show that the OCAS is less sensitive to such impedance variation and outperformed from an overall perspective the main existing SBAST techniques. Moreover, results obtained with ATPG tools (Automatic Test Pattern Generation) show that OCAS fault coverage is very acceptable for all simulated cases. However, it comes at the expense of additional test patterns, due to the ATPG tool limitations.

Type de document:	Mémoire ou thèse (Mémoire de maîtrise électronique)
Renseignements supplémentaires:	"Mémoire présenté à l'École de technologie supérieure comme exigence partielle à l'obtention de la maîtrise avec mémoire en génie électrique". Bibliographie : pages 95-97.
Mots-clés libres:	Impédance électrique. Électricité Distribution. Circuits intégrés Essais. Circuits intégrés tridimensionnels. Électricité Distribution Modèles mathématiques. balayage, delai, fonctionnel, horloge, mode, nominal, signal test, vitesse, circuit intégré 3D, mode fonctionnel, mode structurel, ATPG
Directeur de mémoire/thèse:	Directeur de mémoire/thèse Thibeault, Claude
Programme:	Maîtrise en ingénierie > Génie électrique
Date de dépôt:	10 nov. 2017 20:36
Dernière modification:	10 nov. 2017 20:36
URI:	https://espace.etsmtl.ca/id/eprint/1956

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