Analysis of clock gating impact on FPGA behavior

Honarmand, Jafar (2021). Analysis of clock gating impact on FPGA behavior. Mémoire de maîtrise électronique, Montréal, École de technologie supérieure.

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Résumé

This master's project is concentrated on finding the noise effect on delays and defining the worst-case scenario in the functional mode while clock gating is applied to the measurement circuit. In the literature review, efforts are made to verify that clock gating is one of the most practical power consumption reduction technique in FPGA-based design. However, the point that is considered in the measurement is that clock gating could induce noise on VDD with other parts of the design that remain active. To avoid unwanted fluctuations such as intermodulation due to the use of multiple clocks, only one clock is used. The proposed design includes two different delay lines. Both delay lines are used to calculate the noise effect in the design with this difference, one creates a thermometer coded output, and the other creates both thermometer coded output and pulses. The pulses are representative of different delays in the design.

The results confirm the presence of two transient phases: one when the noise is started and the other one when the noise is stopped. Fluctuations in delay appear in both phases. Starting the noise overall slows down the combination logic while stopping the noise makes it faster.

Titre traduit

Analyse de l’impact du conditionnement du signal d’horloge sur le comportement des circuits intégrés programmables FPGA

Résumé traduit

Le projet de maîtrise se concentre sur la recherche de l'effet du bruit sur les délais et sur la définition du pire des cas en mode fonctionnel pendant que la méthode du conditionnement du signal d »horloge (clock gating) s'applique au circuit de mesure. Dans la revue de la littérature, des efforts sont faits pour vérifier que cette méthode est l’une des techniques de réduction de la consommation d'énergie les plus pratiques dans la conception de circuits sur FPGA. Cependant, le point qui est pris en compte dans la mesure est que cette méthode peut induire du bruit sur l’alimentation lorsque les autres parties du circuit restent actives. De plus, une seule horloge est utilisée pour éviter les produits d'intermodulation et les fluctuations indésirables. La conception proposée comprend deux lignes à retard différentes. Les deux lignes à retard sont utilisées pour calculer l'effet de bruit avec cette différence, l'une crée un codage unaire et l'autre crée à la fois le codage unaire et des impulsions. Les impulsions sont représentatives de différents retards dans la conception.

Les résultats confirment la présence de deux phases transitoires: quand l’injection du bruit débute et quand elle est arrêtée. Des fluctuations de délais apparaissent pendant ces deux phases transitoires, le début de l’injection ralentissant en moyenne la logique combinatoire et la fin de l’injection l’accélérant.

Type de document:	Mémoire ou thèse (Mémoire de maîtrise électronique)
Renseignements supplémentaires:	"Thesis presented to École de technologie supérieure in partial fulfillment of the master’s degree with thesis in electrical engineering". Comprend des références bibliographiques (pages 109-111).
Mots-clés libres:	FPGA, mode fonctionnel, retard, bruit
Directeur de mémoire/thèse:	Directeur de mémoire/thèse Thibeault, Claude
Programme:	Maîtrise en ingénierie > Génie électrique
Date de dépôt:	10 janv. 2022 18:06
Dernière modification:	10 janv. 2022 18:06
URI:	https://espace.etsmtl.ca/id/eprint/2816

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