Prédiction et analyse statistique des performances des circuits asynchrones dans un contexte d’adaptation dynamique de la tension d’alimentation

Benyoussef, Maryem (2024). Prédiction et analyse statistique des performances des circuits asynchrones dans un contexte d’adaptation dynamique de la tension d’alimentation. Thèse de doctorat électronique, Montréal, École de technologie supérieure.

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Résumé

L'analyse des circuits asynchrones revêt une importance cruciale dans la conception et l'optimisation des systèmes électroniques, permettant de garantir des performances fiables et efficaces. Cette thèse se penche sur deux aspects cruciaux de l'analyse des circuits asynchrones.

Dans le premier volet, la thèse explore les contraintes de délai pour les circuits SRBDHF (Single Rail Bundled Data Handshake Free) utilisant la technique DVS (Dynamic Voltage Scaling) afin de gérer la consommation d'énergie. Un modèle novateur est proposé pour définir ces contraintes, couvrant divers aspects tels que la synchronisation, la dégradation du signal de synchronisation et la sensibilité des portes logiques à la variation de tension d'alimentation. Ces contraintes, jusque-là non explicitement formulées, sont cruciales pour garantir la conformité temporelle. Les résultats des simulations mettent en évidence la faisabilité de respecter ces contraintes avec la DVS, mais indiquent également que des ajustements peuvent être nécessaires pour optimiser la propagation des signaux et l'efficacité des opérations.

Le second volet de cette thèse introduit un modèle d'analyse statistique de performance spécialement adapté aux pipelines asynchrones. Ce modèle est applicable à deux styles de circuits asynchrones, les SRBDHF et les CE (Click Element), et il permet une évaluation efficace des performances face à des variations de procédé de fabrication, de tension et de température. Il inclut un modèle de variabilité de délai pour évaluer l'impact des variations de procédé de fabrication sur les performances, ainsi qu'un modèle d'analyse statistique de performance intégrant diverses vérifications de contraintes, logiques et temporelles. La prise en compte de la variation de tension d'alimentation dans l'analyse, de la région nominale à la région proche du seuil, ainsi que des variations de température, est essentielle pour vérifier les différentes contraintes statistiques. Les résultats démontrent que ce modèle offre une précision raisonnable, avec une erreur moyenne de seulement 2% par rapport aux analyses détaillées basées sur des simulations Monte Carlo de bas niveau. De plus, cette méthode permet une évaluation rapide des performances des circuits asynchrones, réduisant considérablement le temps nécessaire pour des analyses approfondies.

Ces deux aspects de la thèse apportent une contribution significative à l'analyse des circuits asynchrones, offrant des perspectives prometteuses pour l'avancement de la conception de ces circuits.

Titre traduit

Prediction and statistical analysis of asynchronous circuit performance in the context of dynamic voltage scaling

Résumé traduit

The analysis of asynchronous circuits is of crucial importance in the design and optimization of electronic systems, ensuring reliable and efficient performance. This thesis delves into two crucial aspects of asynchronous circuit analysis.

In the first part, the thesis explores delay constraints for Single-Rail Bundled-Data Handshake- Free (SRBDHF) circuits using Dynamic Voltage Scaling (DVS) to manage power consumption. An innovative model is proposed to define these constraints, covering various aspects such as synchronization, degradation of the synchronization signal, and the sensitivity of logic gates to changes in supply voltage. These constraints, not explicitly formulated before, are crucial to ensure temporal compliance. Simulation results highlight the feasibility of meeting these constraints with DVS, but also suggest that adjustments may be necessary to optimize signal propagation and operation efficiency.

The second part of this thesis introduces a statistical performance analysis model specifically tailored to asynchronous pipelines. This model is applicable to two styles of asynchronous circuits, SRBDHF and Click Element (CE), and enables effective performance evaluation in the face of variations in manufacturing process, voltage, and temperature. It includes a delay variability model to assess the impact of manufacturing process variations on performance, as well as a statistical performance analysis model incorporating various logical and temporal constraint checks. Accounting for supply voltage variation in the analysis, from the nominal region to the near-threshold region, as well as temperature variations, is essential for verifying different statistical constraints. Results demonstrate that this model offers reasonable accuracy, with an average error of only 2% compared to detailed analyses based on low-level Monte Carlo simulations. Moreover, this method allows for a rapid assessment of asynchronous circuit performance, significantly reducing the time required for in-depth analyses.

These two aspects of the thesis make a significant contribution to asynchronous circuit analysis, providing promising insights for the advancement of the design of these circuits

Type de document:	Mémoire ou thèse (Thèse de doctorat électronique)
Renseignements supplémentaires:	"Thèse présentée à l’École de technologie supérieure comme exigence partielle à l’obtention de du doctorat en génie". Comprend des références bibliographiques (pages 131-137).
Mots-clés libres:	circuit asynchrones, adaptation dynamique de la tension d’alimentation, prédiction des performances, analyse statistique, contraintes temporelles, contraintes logiques
Directeur de mémoire/thèse:	Directeur de mémoire/thèse Thibeault, Claude
Codirecteur:	Codirecteur Savaria, Yvon
Programme:	Doctorat en génie > Génie
Date de dépôt:	28 mars 2025 16:29
Dernière modification:	28 mars 2025 16:29
URI:	https://espace.etsmtl.ca/id/eprint/3559

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