Étude de l’effet du conditionnement de l’horloge sur les modes test et mission dans les circuits FPGA

Dabbebi, Sara (2025). Étude de l’effet du conditionnement de l’horloge sur les modes test et mission dans les circuits FPGA. Mémoire de maîtrise électronique, Montréal, École de technologie supérieure.

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Résumé

Ce projet de maîtrise porte sur l’évaluation de la représentativité du mode test par rapport au mode mission en présence du conditionnement d’horloge, une technique largement utilisée pour réduire la consommation d’énergie dans les circuits électroniques. Cependant, cette technique génère du bruit d’alimentation (Power Supply Noise, PSN), provoquant des fluctuations transitoires de tension dans le réseau de distribution d’alimentation (Power Delivery Network, PDN), ce qui perturbe les délais de propagation.

Une architecture de ligne de délai optimisée a été développée afin d’évaluer les variations de délai sur une large plage de fréquences. La technique de test de panne de type délai, Launch on Capture (LC), a été appliquée en mode test. Un paramètre Pause a également été introduit afin d’ajuster précisément le moment d’application du LC. Par ailleurs, différents ratios d’activité de commutation des bascules ont été testés afin d’évaluer leur impact sur les délais. Deux plateformes FPGA, ZC702 et ZEDBOARD, ont été utilisées afin d’analyser leur comportement transitoire face aux variations d’impédance du réseau de distribution d’alimentation en termes de délais. Un algorithme a été adapté pour explorer différentes combinaisons des paramètres LC et Pause, permettant de trouver la meilleure représentativité possible.

Les expérimentations en mode mission ont confirmé l’apparition de deux phases transitoires : la première débute à l’injection du bruit, tandis que la deuxième commence lorsque le bruit est arrêté. En revanche, en mode test, le bruit reste activé durant ces deux phases transitoires. Les résultats révèlent que la carte ZEDBOARD présente une meilleure représentativité lorsqu’il s’agit de configurer une seule transition Launch suivie d’une transition Capture. De même, le nombre de bascules dans un bloc générateur de bruit est directement proportionnel aux valeurs des délais. Enfin, pour les deux modèles de cartes, le mode test sous-estime systématiquement les délais, mettant en évidence l’influence des variations d’impédance du PDN sur la précision des mesures.

Titre traduit

Study of the effect of clock conditioning on test and mission modes in FPGA circuits

Résumé traduit

This master’s project focuses on evaluating the representativity of the test mode compared to the mission mode in the presence of Clock Gating, a clock conditioning technique widely used to reduce power consumption in electronic circuits. However, this technique generates Power Supply Noise (PSN), causing transient voltage fluctuations in the Power Delivery Network (PDN), which disrupts signal propagation delays.

An optimized delay line architecture was developed to assess delay variations over a wide frequency range. The Launch on Capture (LC) delay fault testing technique was applied in test mode. A Pause parameter was also introduced to precisely control the timing of LC application. Additionally, different flip-flop switching activity ratios were tested to evaluate their impact on delays. Two FPGA platforms, ZC702 and ZEDBOARD, were used on to analyze their transient behavior in response to PDN impedance variations in terms of delays. An optimization algorithm was adapted to explore different combinations of LC and Pause parameters, enabling the identification of the most representative configuration.

Experiments in mission mode confirmed the presence of two transient phases : the first occurs at the injection of noise, while the second begins when the noise is stopped. However, in test mode, the noise remains active during both transient phases. The results reveal that ZEDBOARD exhibits better representativity when configuring a single Launch transition followed by a Capture transition. Likewise, the number of flip-flops in a noise generator block is directly proportional to delay values. Finally, for both FPGA models, the test mode systematically underestimates delays, highlighting the impact of PDN impedance variations on measurement accuracy.

Type de document:	Mémoire ou thèse (Mémoire de maîtrise électronique)
Renseignements supplémentaires:	"Mémoire présenté à l’École de technologie supérieure comme exigence partielle à l’obtention de la maîtrise avec mémoire en génie électrique". Comprend des références bibliographiques (pages 101-103).
Mots-clés libres:	FPGA, délai, mode mission, mode test, réseau de distribution d’alimentation
Directeur de mémoire/thèse:	Directeur de mémoire/thèse Thibeault, Claude
Programme:	Maîtrise en ingénierie > Génie électrique
Date de dépôt:	30 juin 2025 15:50
Dernière modification:	30 juin 2025 15:50
URI:	https://espace.etsmtl.ca/id/eprint/3656

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