Signatures des circuits ASIC - approche pour détermination des pannes systématiques

Dulipovici, Andrei (2011). Signatures des circuits ASIC - approche pour détermination des pannes systématiques. Mémoire de maîtrise électronique, Montréal, École de technologie supérieure.

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Résumé

Ce mémoire explore diverses stratégies de dépistage des pannes systématiques dans les circuits VLSI s’appuyant sur la notion de signatures construites à partir des erreurs détectées par les bascules des circuits sous test. Faisant l'hypothèse que les noeuds d’un circuit et la surface qu’ils occupent sont reliés à l’apparition des pannes dans une puce, on peut calculer la probabilité d’une panne systématique et la signature de défectuosités spécifiques de cette puce. En créant différentes signatures par l’utilisation des différentes informations, le projet analyse l’apport des informations additionnelles, la signature reliée à la surface des nœuds étant la plus élaborée. Au total, quatre types de signature ont été investiguées.

Cette approche typiquement DFM (Design for Manufacturability) fait intervenir des paramètres de fabrication, la capacité parasite et les couches métalliques impliquées, ainsi que des paramètres de conception comme les marges des règles appliquées pour l’exécution des dessins des masques. Elle a nécessité le développement de divers utilitaires et scripts complémentant les outils commerciaux traditionnellement utilisés dans la conception d’un circuit intégré. Une analyse comparative des résultats obtenus pour déterminer la cause des pannes systématiques avec les différentes signatures est présentée. Par rapport à la signature de pondération constante (pannes équiprobables), les signatures pondérées par les capacités parasites ou les couches métalliques apportent peu de différenciation principalement dû au fait que les signaux dits globaux (ex. horloge, reset) sont exclus de l’analyse. Pour le dernier type de signature, à la pondération des surfaces efficaces des polygones DRC, qui a été présenté en trois variantes de signature, le volume du traitement est plus important. Les trois variantes, obtenues grâce à une utilisation différente des résultats de Fastscan, ciblent plus précisément les causes probables de la défaillance systématique offrant de l’aide supplémentaire au débogage du circuit pour la deuxième et la troisième alternative.

Résumé traduit

This thesis explores different strategies for the detection of systematic defects in VLSI circuits based on the concept of signatures constructed from faults detected by the scan cells under test. Assuming that the nodes of a circuit and the area they occupy are related to the occurrence of faults in a chip, we can calculate the probability of a systematic failure and the signature of specific defects of this chip. By creating different signatures through the use of different information, the project examines the contribution of additional information, the signature related to the nodes surfaces being the most elaborate. In total, four types of signatures have been investigated.

This typical DFM (Design for Manufacturability) approach involves fabrication parameters, like the parasitic capacitance or the metal layers as well as design parameters such as design rules margins for layout. It was required to develop various utilities and scripts complementing the commercial tools traditionally used in VLSI design. A comparative analysis of the results to determine the cause of systematic failures with different signatures is presented. Compared with the signature of constant weighting (assuming equiprobable faults), the signatures weighted by parasitic capacitances or the metal layers only provide little more details. For the last type of signature, weighted by the effective surface of DRC polygons, presented in three variants the extra work is larger. The three variants, obtained by handling Fastscan results differently, target more precisely the likely causes of systematic failures offering as a bonus, help in debugging the circuit, for the second and third alternative.

Type de document:	Mémoire ou thèse (Mémoire de maîtrise électronique)
Renseignements supplémentaires:	"Mémoire présenté à l'École de technologie supérieure comme exigence partielle à l'obtention de la maîtrise en génie électrique" Bibliogr. : f. [170]-171.
Mots-clés libres:	Circuits intégrés à la demande. Circuits intégrés à très grande échelle. Pannes. AWK (Langage de programmation) Bascule, CMOSP18, DFM, Diagnostic, Fastscan, Modèle, Nanométrique, Panne, Perte, Qualité, Signature, Systématique, Technologie
Directeur de mémoire/thèse:	Directeur de mémoire/thèse Thibeault, Claude
Programme:	Maîtrise en ingénierie > Génie électrique
Date de dépôt:	19 juill. 2011 20:37
Dernière modification:	20 févr. 2017 21:28
URI:	https://espace.etsmtl.ca/id/eprint/886

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